Узловой процессор

ОЮЗ СОВЕТСНИ ОЦИАЛИСТИЧЕСН РЕСПУБЛИН САНИЕ ИЗОБРЕТЕНИЯ У 20 Горшк) йор етельство ССС Р 15/32, 1982 ельство СССР Р 15/31, 198 ОСУДАРСТВЕННЫЙ НОМИТЕТ ССС О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГ ВТОРСНОМУ СВИДЕТЕЛЬСТВ(54) УЗЛОВОЙ, ПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть исполь" зовано при решении сеточных уравнений, к которым приводятся уравнения с частными производными второго порядка. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что в узловой процес", сор, содержащий первый решающий блок 1, регистр 3 сдвига данных, блок 4 памяти коэффициентов и элемент И 5, введены второй решающий блок 1 и узелВязиезапе ф-лыу 2 иле+ 1,Изобретение относится к вычислительной технике и предназначено длярешения сеточных уравнений, к которымприводятся уравнения с частными производными второго порядка.Цель изобретения - увеличение быстродействия.На фиг.1 изображена схема узловогопроцессора на фиг.2 - схема блокауправленияУзловой процессор (фиг.1) содержитпервый и второй решающие блоки 1,узел 2 связи, регистр 3 сдвига на".чальных данных, блок 4 памяти коэффициентов, элемент И 5 и блок б управления в сеточном процессоре,Каждый решающий блок 1 включаетдва сдвигателя 7 и 8, с +1 элементовИ 9, где с - число соседних. узловыхпроцессоров для данного узлового процессора, (с + 2)-й элемент И 10 исумматор 11,Узел 2 связи состоит из элементаИ 12, триггера 13 и элемента 2 И-ИЛИ 2514, служащих для выдачи в течение определенного времени в соседние узло"вые процессоры кода очередного младшего разряда решения,ЗОСеточный процессор содержит сетку узловых процессоров и блок 6 управления.Блок 6 управления (фиг,2) состоит из первого 15, второго 16 и третьего 17 счетчиков, триггера 18, первого 19, второго 20, третьего 21 и четвертого22 элементов И.Сеточный процессор предназначен для решения сеточных уравнений, к которым приводятся дифференциальные уравнения с частными производными второго порядка. Порядок решаемых се" точных уравнений не превьппает числа узловых точек сеточного процессора. Узловые точки, например, плоского се" точного процессора располагаются в виде плоской равномерной сетки, между соседними узлами которой имеются; двухсторонние информационные связи. В каждой узловой точке расположен узловой процессор, который вычисляет значение функции по формуле Ч 1" " 91-1,; К -1,1 + Ч +1,1 К н,1-1;11-11,1+где К - коэффициент передачи; значения координат узлового процессора;1 - свободный член уравнения.Вычислительный процесс носит итерационный характер и завершается, когда максимальное приращение искомой функции от итерации к итерации становится меньше заданной величины.При решении практических задач, требующих большого количества узловых точек, с погрешностью, определяемой значением младшего разряда исходных данных, требуется оперировать с числами, разрядность которых превышает разрядность исходных данных.Это объясняется тем, что в последовательных умножениях, когда результат прецыдущего умножения используется для получения следующего произведения, участвуют только старшие разряды произведений, Остальные младшие разряды произведений отбрасываются и в вычислениях не принимают участие, в результате чего быстро увеличивается погрешность вычислений. Для уменьшения погрешности вычислений необходимо увеличивать число разрядов сеточного процессора, однако при этом увеличивается время выполнения операции умножения, а следовательно, и время работы сеточного процессора.В сеточном процессоре операции выполняются с 2 й-разрядными числами и учитываются переносы, возникающие при сложении младших разрядов Зп-разрядных частичных сумм произведений. Для уменьшения времени вычисления сетка разделяется на два слоя путем введения в каждый узловой процессор второго решающего блока 1 и узла 2 связи между решающими блоками 1. В верхнем слое вычисляются а старших разрядов результата, В нижнем слое параллельно во времени вычисляются младшие разряды а разрядов 2 а - разрядных результатов, которые складываются с результатами вычисления верхнего слоя сетки в следующей итерации, За счет распараллеливания во времени вычислений время одного порязрядного умножения 2 ц-разрядных чисел уменьшается в о раз, где где 1 - время одного такта умножения.з ,1399763При подключении Ь слоев сетки вре-.мя вычисления уменьшается в Ъ раэ.Выполнение распараллеленного вовремени умножения рассмотрим в тече- зние двух итераций для двух трехраз 5Нрядных узловых процессоров, коэффици- денты передачи между ними одинаковы и сравны К. В первом узловом процессоревычисляется произведение Ср К: 1 О р О,ц, ,О,+ з"аЧ,К Р. ЧР Ч кС К, Сь К Сбкэ С,К, С,К,С,К,с,к, с,К,С+К,О, К, К К Сук, Сэк Скэ С К,. С К С К С,К, С,К,С,К,О С Ст С С 4 С СС Младшие разряды Сссб произведения по мере их образования используются во втором узловом процессоре для вычисления частичной суммы произведения 0 СК: Во второй итерации в первом слое второго узлового процессора вычисляется произведение Разрядам 04 0 9 0 б прибавляютсяф е юРазряды 00 э 0, полученные в первойитерации. В ре. ультате получаетсяпроизведение 0 " О, 0,0 00400 безмладших разрядов 00 0 , но с учетомпереносов, возникших,при вычисленииэтих разрядов. Узловой процессор работает следую.щим образом.На регистр 3 и блок 4 поочередноаносятся коды исходной информации.а первый вход блока 6 управления выается последовательность тактовыхигналов.Вычислительный процесс в процессое осуществляется итерационно. В течейие каждой итерации определяетсяочередное более точное решение сеточной функции, код которой в конце итерации переписывается со сдвигателя 7 на сдвигатель 8. Через элемент И 5информация в конце итерации выдается,за пределы процессора для контроля.Если в выбранной узловой точке процессора приращение значения кода на 2 О вторых выходах решающих блоков 1 становится меньше заданной величины, торешение прекращается путем блокировки выдачи тактовых сигналов на первыйвход блока 6 управления, В течение 25 каждой итерации выполняется а цикловпо определению очередного приближениярешения. В каждом цикле за а тактовопределяется очередная а-раэряднаячастичная сумма и затем эа р тактов Зр завершаются переносы и определяютсястаршие р разрядов частичной суммы.Число р зависит от числа входов сум"матора 11. Так, для числа входов сумматора 11, не превышающего 8, р:3.В блоке 6 управления формируютсяследующие сигналы.С выхода элемента И 19 выдается втечение всего вычислительного процесса непрерывная серия сигналов сдвигов 40 на вход сдвигателя 7. С выхода эле-,мента И 20 выдается за один цикл итерации а сигналов сдвига на вход блока 4 памяти коэффициентов, С инверсного выхода триггера 18 по завершении 45 а сдвигов в блоке 4 памяти коэффициентов выдается сигнал, блокирующийпоступление информации через элементы И 9 и 10 на входы сумматора 11,Этим же сигналом обнуляется счетчик15, снимается блокировка со счетчика16 и прибавляется единица к содержимому счетчика 1. Счетчик 16 обеспечивает удлинение цикла вычислЕния нар тактов, необходимых для завершения 55переносов в сумматоре 11. Если про"цессором моделируется плоская область, то р не превышает 8 и сигналснимается с выхода четвертого разряда счетчика 16. Этим сигналом уста5 1399763 навливается в "О" триггер 18, произ- и водится сдвиг кода в регистре 3 сдви- у га начальных данных и через элемент ч Ч 21 сдвиг кодов в сдвигателях.8.5нПо завершении а циклов итерации ф сигнал с выхода счетчика 17 блокирует и работу элемента И 21 и через элемент р И 22 заносит код с выходов сдвигате- в ля 7 на сдвигатель 8, а также сбра О и сывает в "О" счетчик 17. В элементах л И 1 О выполняется поразрядное умноже- к Ние входной информации на соответст- ц вующие коэффициенты. В сумматоре 11 щ Производится сложение получаемых раз в рядов произведения. В начале каждого и цикла с первого выхода второго реша- в Ыщего блока 1 через элемент И 12 уэ- и ла 2 связи на вход сумматора 11 пос- ц 1 упает очерецной разряд корректирую О э прего кода, Кроме того, с выхода сдви- к гателя 7 через элемент И 9 на вход У сумматора 11 поступает поразрядно код, с частичной суммы искомого решения, по- и лученный эа время предыдущих циклов 25 ц итерации. В процессе вычислений в те-р чтение ациклов в сдвигателе 7 обра- ч зуются а младших разрядов искомой,в функции, а в течение а-го цикла пою тактно Формируются старшие а разря- ЗО в д 1 в функции. В начале каждого из ас первых циклов образующийся младший т разряд искомой функции фиксируется ( н триггере 13 и выдается через эле- в м нт 2 И-ИЛИ 14 узла 2 связи на соот- х35 в тствующий вход второго решающегок б ока 1 соседних узловых процессоров, в в вторых решающих блоках 1 выполня" и ю ся операции с а младшими разрядами в 2 разрядных чисел. Результаты вычис л ний искомой функции, полученные на и сДвигателях 7 первого и второго ре- в ш 4 ющих блоков 1, в конце итерации переписываются на сдвигатели 8 этих же решающих блоков 1, Код в сдвигателе 8 второго решающего блока 1 в следующей итерации будет использован как корректирующий код во время вычислений в первом решающем блоке 1. Формула изобретения 1, Узловой процессор, содержащий регистр сдвига начальных данных, блок памяти коэффициентов, первый решающий блок и элемент И, причем вход исходньх данных узлового процессора подкпючен к информационным входам реги-. сра сдвига начальных данных и блока амяти коэффициентов, вход начальнойстановки узлового процессора подклюен к входам записи регистра сдвигаачальных данных и блока памяти коэфщиентов, первый синхровход узловогороцессора подключен к входу сдвигаегистра сдвига начальных данных,перый вход признака режима узловогороцессора подключен к первому управяющему входу первого решающего блоа, второй синхровход узлового проессора подключен к второму управляюему входу первого решающего блока,ход установки узлового процессораодключен к третьему управляющему .ходу первого решающего блока, входризнака выбора узлов узлового про"ессора подключен к первому входулемента И, выход которого подключенвыходу старших разрядов результатазлового процессора, с первого по-й где с - число соседних узловыхроцессоров для данного узлового проессора) информационные входы старшихаэрядов узлового процессора подклю-ены соответственно к информационнымходам с первого по с-й первого реша"щего блока, третий синхровход узлоого процессора подключен к входучитывания блока памяти коэффициенов, выход которого подключен кс + 1)-му информационному входу перого решающего блока, четвертый синровход узлового процессора подключенчетвертому управляющему вхбду перого решающего блока, первый выходервого решающего блока подключен кыходу старших разрядов результатаузлового процессора, второй выходервого решающего блока подключен кторому входу элемента И, при этомпервый решающий блок содержит первыйи второй сдвигатели, сумматор и группу из с + 2 элементов И, причем первый и второй управляющие входы первого решающего блока подключены соответственно к входам записи и сдвигапервого сдвигателя, выход которого 5 О подключен к первому выходу первогорешающего блока, третий управляющийвход первого решающего блока подключен к первым информационным входампервого и второго сдвигателей, с первого по с-й информационные входы пер"вого решающего блока подключены соответственно к первым входам элементовИ с первого по с-й группы, (с + 1)-йинформационный вход первого решающегоблока подключен к вторым входам элементов И с первого по с-й группы и первым входам (с + 1)-го и (с + 2)-го элементов И группы, четвертый управляющий вход первого решающего блока подключен к синхровходу сумматора и к входу сдвига второго сдвигателя, выход которого подключен к второму выходу первого решающего блока, второму информационному входу первого сдвигателя и второму входу (с+1)-го элемента И группы, выходы элементов И с первого по (с + 2) -й группы подключены соответственно к информационным входам с первого по (с + 2)-й сумматора, выход которого подключен к второму информационному входу второго сдвигателя и третьему выходу первого решающего блока, о т л и ч аю щ и й с я тем, что, с целью увеличения быстродействия, в него введены второй решающий блок и узел связи, причем первый управляющий вход второго решающего блока подключен к первому входу признака режима узлового процессора, второй синхровход узлового процессора подключен к второму управляющему входу второго решающего блока и первому управляющему входу узла связи, вход установки узлового процессора подключен к третьему управляющему входу второго решаю. щего блока и второму управляющему входу узла связи, с первого по с-й информационные входы младших разрядов узлового процессора подключены соответственно к информационным входам с первого по с-й второго решающего блока, (с + 1)-й информационный вход которого подключен к выходу блока памяти коэффициентов, четвертый управ.- ляющий вход второго решающего блока подключен к четвертому синхровходу ,узлового процессора, выход регистра сдвига начальных данных подключен к (с + 2)-му информационному входу пер 5 1 О 15 20 25 ЗО 35 40 45 вого решающего блока, (с + 2)-й информационный и пятый управляющий входы второго решающего блока подключены к шине нулевого потенциала узлового процессора, пятый управляющий вход первого решающего блока подключен к первому выходу узла связи, первый и второй информационные входы которого подключены соответственно к первому выходу второго решающего блока и третьему выходу первого решающего блока, второй вход признака режима узлового процессора подключен к шестыми управляющим входам первого и второго решающих блоков, второй выход узла связи подключен к выходу младших разрядов результата узлового процессора, при этом в первом и втором решающих блоках (с + 2)-й информационный вход, пятый и шестой управляющие входы решающего блока подключены соответственно к второму входу (с+2)-го элемента И группы, (с+3)-му информационномувходу сумматора и третьему входу (с + 2)-го элемента И группы,2. Процессор по п,1, о т л и ч аю щ и й с я тем, что узел связи содержит элемент И, триггер и элемент 2 И-ИЛИ, при этом первый управляющий вход узла связи подключен к первому входу элемента И, к входу синхронизации триггера, первому и второму входам элемента 2 И-ИЛИ, второй управ" ляющий и первый информационный входы узла связи подключены соответственно к входу установки "О" триггера и второму входу элемента И, выход которого подключен к первому выходу узла связи, второй информационный вход которого подключен к информационному входу триггера и третьему входу элемента 2 И-ИЛИ, выход которого подключен к второму выходу узла связи,. выход триггера подключен к четвертому входу элемента 2 И-ИЛИ.Производственно-полиграфическое пред едактор А, Лежниаказ 2668/50 Тираж 704 Государственного ам изобретений и ква, Ж Раушс омитета ССоткрытийая наб., д1 тие, г. Ужгород, ул. Проектна