Функциональный преобразователь нескольких переменных

50при з.(2 п+1)в противном случае Енто /2) где . - адрес (порядковый номер) ячейки памяти второго блока памяти,В ячейках, соответствующих разрядам второй группы выходов, записаны двоичные эквиваленты чисел Изобретение относится к вычислительной технике и автоматике и может быть применено в гибридных вычислительных машинах и специализ рованных системах управления для реализации произвольных функциональных зависимостей нескольких переменных.Цель изобретения - повышение быстродействия, 10На фиг. 1 приведена структурная схема преобразователя; на Фиг. 2 - таблица управляющих кодов, записанных во втором блоке памяти.Функциональный преобразователь не скольких переменных содержит первый аналоговый 1 и второй цифровой 2 му" льтиплексоры, группу и информационных аналоговых входов 3, аналого-цифровой преобразователь (ЛЦП) 4, и адресных 20 регистров 5 -5, аналоговый регистр 6 сдвига, первый 7 и второй 8 блоки памяти, два цифроаналоговых преобразователя (ЦАП) 9 и 10, накапливающий сумматор 11, выходной регистр 12, генератор 13 тактовых импульсов, счетчик 14, аналоговый выход 15 преобразователя,В первый блок 7 памяти записываются значения функции и коэффициенты наклона кусочно-линейной аппроксимации по каждому аргументу в узлах интерполяции. Второй блок 8 памяти служит для формирования управляющих сигналов по органиэации работы устройства. Записанные в нем коды приведены в таблице (фиг, 2). Разрядность первой и второй группы выходов второго блока 8 памяти равна ш - ближайшему целому числу, большему значения 1 оя и, где щ 0 и - число переменных функции, реализуемой устройством, разрядность третьей группы выходов второго блока памяти 8 равна п, разрядность четвертой группы выходов второго блока па мяти равна пяти. В ячейках второго блока 8 памяти, соответствующих разрядам первой группы выходов, записаны двоичные эквиваленты чиселМЕИТ (д -2 п) /2 при 2 п+3 с 1( и; (4 п+4 0 в остальных случаяхВ ячейках, соответствующих разрядам третьей группы выходов, записаны нулевые коды во всех ячейках, имеющих четные адреса, а также в ячейках с адресами, превышающими (2 п+1), в остальных ячейках этой группы выходов записана единица в разряде, номер1+1 которого вычисляется как (д - в -) .- 2В ячейках, соответствующих выходу первого разряда кода четвертой группы выходов второго блока 8 памяти, записана единица по всем нечетным адресам с третьего по (2 п+1) и по всем четным с (2 п+6) по (4 п+2), а по остальным адресам занесены нули.В ячейках, соответствующих выходу второго разряда кода четвертой группы выходов, записана единица по всем адресам, начиная с (2 п+4), а по остальным адресам - нуль.В ячейках третьего разряда кода четвертой группы выходов второго блока 8 памяти единица записана по всем нечетным адресам, начиная с (2 п+3), а по остальным адресам - нули.В ячейках четвертого разряда кода четвертой группы выходов единица записана только по первому адресу, в ячейках пятого разряда - только по последнему адресу, а по остальным адресам в ячейки этих разрядов записаны нули.Устройство работает следующим образом.Устройство производит вычисление функции и переменных с использованием ее кусочно-линейной аппроксимации с равномерным расположением узлов интерполяции по осям аргументов х где61 - номер аргумента Функции, д=1,п.Всякая функция г=Г(ххМод х . ) в окрестности точки (хег 1 мер участка аппроксимации по д-й оси аргумента, и-мерного пространства кусочно-линейно аппроксимируется к виду(1) (4) СЧ где Г(х х, - значение функции в узлеинтерполяции; )а - коэффициент наклона ЕЕ 2 Еаппроксимирующей функции по оси 1 -го аргумента, зависящий от но.меров участков аппроксимации е, по каждойоси аргумента.Выражение (1) преобразуем к следующему виду, на основании которого функционирует предлагаемое устройство: 15)вый импульс с генератора 1 3 тактовых 3 О импульсов увеличивает на единицу выходной код счетчика 1 4 , по которому определяется адрес управляющей информации , считываемой из второго блока 8 памяти и выдаваемой на другие элементы устройства . Коэффициент пересчета счетчика 1 4 определяется числом тактов необходимых для осуществления вычисления функции и переменных , и равен (4 п+4 ) . Таким образом , после 4 О поступления на вход счетчика 1 4 числа импульсов , равного числу тактов работы устройства , выходной код счетчика 1 4 сбрасывается в нульчто опр еделяет цикличность работы устройства . 45Рас смотрим один цикл работы устройств а .В первом такте работы устройства по управляющему сигналу с четв ертого разряда четвертой группы выходов второго блока 8 памяти сумматор 1 1 обнуляется . Во втором такте на перв ой группе выходов второго блока 8 памяти , связанной с адресными входами первого мультиплексора 1, появляется код, определяющий передачу на выход первого мультиплексора напряжения Б с первого входа группы вхо(1)дов 3 устройства - входа первого аргумента х., Это напряжение поступает на вход АЦП 4, который преобразуетего в двоичный код.В третьем такте по управляющемусигналу с первого разряда четвертойгруппы выходов второго блока 8 памяти напряжение 0 записывается в первую ячейку аналогового регистра 6сдвига, одновременно по управляющемусигналу с первого разряда третьейгруппы выходов второго блока 8 памяти, связанной с входами записи адресных регистров 5, кстарших разрядов(1)ткода АЦП 4 запоминаются в первом адресном регистре 5.В четвертом такте на первой группе выходов второго блока 8 памятипоявляется код, управляющий передачей на выход первого мультиплексора 1(2)напряжения 0 с второго входа группывходов устройства - вход второго аргумента х(2). Это напряжение поступает на вход АЦП 4, который преобразует его в двоичный код.В пятом такте по управляющему сигналу с первого разряда четвертойгруппы выходов второго блока 8 памя(1)ти напряжение Б из первой ячейкианалогового регистра 6 сдвига переписывается во вторую , а в первую яч е(2)йку записывается напряжение 0 . Одновременно по управляющему сигналу свторого разряда третьей группы выходов второго блока 8 памяти старшие(2)Б запоминаются во втором адресномрегистре 5,Так повторяется и раз и к концу(2 п+1)-го такта значения всех аргументов функции запоминаются в ячейках аналогового регистра сдвига, причем в и-й ячейке запоминается первыйаргумент, а в первой - значение последнего аргумента. В каждом адресномрегистре 5 с этого момента старшиеразряды кода АЦП 4 соответствующегоему аргумента,Если число разрядов к каждого-го адресного регистра 5 выбранотаким, что значение 2"(1 равно числуучастков аппроксимации вычисляемойфункции по оси -го аргумента х"то числовой эквивалент кода, записанный в -й адресный регистр, равен номеру участка аппроксимации 1; по -йоси аргумента х . При этом код навыходах всех адресных регистров 5однозначено определяет необходимыйФ5 138702узел итерпаляции 1 1 , , 1уу 91 (вычисляемой Функции,Для каждого узла интерполяции впервый блок 7 памяти занесены величи , (ю, (н5ны (,х х ) иа,).с"1,п. Порядок выбора этих вели-чин из блока 7 памяти для реализациивычислений по выражению (2) определяется последовательностью смены кодоввторой группы выходов второго блокапамяти. Таким образом, в следующем(2 п+2)-м такте код с второй группывыходов второго блока 8 памяти определяет считывание из первого блока7 памяти кода величины ( (х , ,х , .х ( ) для запомненного в ре( (югистрах 5 узла интерполяции, Одновременна сигнал второго разряда четвертой группы выходов второго блока 8памяти, поступающий на адресный входвторого мультиплексора 2, определяетпрохождение на выход второго мультиплексора 2 сигналов с его первой группы входов. Поэтому код из первого бло ка 7 памяти через второй мультиплексор 2 поступает на входы сумматора11, где он сумю(руется с его содержимым в следующем (2 п+3)-м такте по управляющему сигналу с третьего разряда четвертой группы выходов второгоблока 8 памяти, поступающему на входзаписи сумматора 11, В первом тактерабаты устройства сумматор обнулен,поэтому в нем запоминается код величины.35 В следующем (2 п+4)-м такте код второй группы выходов второго блока 8 памяти определяет считывание из первого блока 7 памяти кода величи(с)ны ар и передачу его на цифровые входы умножающего ЦАП 9, в котором этот кад умножается на напряже.ние Ц с выхода аналогового регистра 6 сдвига, Одновременно код первой45 группы выходов второго блока 8 памяти устанавливает передачу на выход первого мультиплексора 1 сигнала с (и+1)-га входа, таким образом, полученное произведение с выхода второго умножающего ЦАП 9 поступает на АЦП 4 и оцифровывается. Кад с выходов АЦИ 4 поступает на вторую группу входов второго мультиплексора 2 и год действием разрешения управляющего сигнала с второго разряда четвертой группы выходов второго блока 8 памяти далее на сумматор 11. 2 6В следующем (2 п+5)-м такте по управляющему сигналу с третьего разрядачетвертой группы выходов второго блока 8 памяти этот код, равный произведению коэффициента аппроксимацииана напряжение 0 , суммнрубется ссодержимым сумматора 11.В следующем 2 п+б)-м такте код второй группы выходов второго блока 8памяти определяет выборку из первогоблока 7 памяти кода величины. а и)"одновременно по управляющему сигналус первого разряда четвертой группывьходов второго блока 8 памяти производится сдвиг напряжений, записанныхв аналоговом регистре 6 сдвига, наодну ячейку вправо, таким образом ви-й ячейке оказывается напряжениепоэтому на вход АЦП 4 с (и+1)-говхода первого. мультиплексора 1 поступает и преобразуется в код напряжение,величина которого ранна произведению,величины коэффициента аппроксимацииана напряжение Б , Оцифро(й) (г)вайное напряжение с выходов АЦП 4 че"рез второй мультиплексор 2 поступает,на сумматор 11 и в следующем (2 п+7)-мтакже суммируется с, его содержимым поуправляющему сигналу с третьего разряда четвертой группы выходов второгоблока 8 памяти.В дальнейшем процесс формированиякодов произвецений коэффициентов аппроксимации ана соответствующие4%им значения напряжений 0и суммирования их в сумматоре 11 повторяетсядля всех остальных аргументов.Таким образом, к концу (4 п+3)-готакта в сумматоре 11 образуется кадзначения аппроксимирующей функции=Фх Е,., х Е)++а Е,. Е, хг" )1в точке х . . . х ,, хВ (4 п+4)-м такте по управляющемусигналу с пятого разряда четвертойгруппы выходов второго блока 8 памяти, определяющего состояние входа записи выходного регистра, код суммыс выходов сумматора 11 записывается ввыходной регистр 12 и далее поступаетна цифровые входы ЦАП 10, на выходекоторого образуется аналоговый сигнал,величина которого равна значению искомой Функции и который сохраняетсянеизменным до смены кода в выходномрегистре 12 в следующем цикле преобразования,После этого счетчик 14 обнуляется,с этого момента начинается новый циклформирования функции для новых значений аргументов,Применение в устройстве аналогового регистра сдвига, выполненного насовременной элементной базе (например, на ПЗС) и обладающего сравнимымс оСтальными цифровыми элементамисхемы, преобразователя быстродействия,а также использование только старших 10разрядов к кода аргументов х 1 приадресации к основной памяти позволяет повысить быстродействиЕ, значительно уменьшить объем памяти присохранении достаточно высокой точности аппроксимации функции.Формула изобретенияфункциональный преобразователь нескольких переменных, содержащий первый мультиплексор, аналого-цифровой преобразователь, (и) адресных регистров, первый блок памяти, выходной регистр, накапливающий сумматор 25 умножающий цифроаналоговый преобразователь, генератор тактовых импульсов, счетчик, причем и входов первого мультиплексора являются информационными входами функционального преобразователя, а выход мультиплексора соединен с входом аналого-цифрового преобразователя, выходы адресных регистров соединены с соответствующими адресными входами первого блока памяти, входы выходного регистра соединены с соответствующими выходами накапливающего сумматора, выход генератора тактовых импульсов соединен со счетным входом счетчика, о т л и ч а - 4 О ю щ и й с я тем, что, с целью повышения быстродействия, в него введены цифроаналоговый преобразователь, п-й адресный регистр, второй блок памяти, второй мультиплексор, аналоговый ре гистр сдвига, причем выходы аналогоцифрового преобразователя соединены с первой группой входов второго мультиплексора и с соответствующими информационными входами адресных реп стров, выходы и-го адресного регистра соединены с адресными входами первого блока памяти, выходы которого соединены с второй группой входов второго мультиплексора и с соответствующими цифровыми входами умножающего цифроаналогового преобразователя, выход которого соединен с (и+1) входом первого мультиплексора, выход которого соединен с входом аналогового регистра сдЪига, выход которого соединен с аналоговым входом умножающего цифроана- логового преобразователя, группа выходов второго мультиплексора соединена . с входами соответствующих разрядов накапливающего сумматора, выходы раз" рядов выходного регистра соединены с соответствующими входами цифроаналогового преобразователя, выход которого является выходом функционального преобразователя, выходы счетчика соеди- нены с адресными входами второго блока памяти, первая группа выходов второго блока памяти соединена с адресными входами первого мультиплексора, вторая группа выходов - с младшими разрядами адресных входов первого блока памяти, каждый выход третьей группы выходов - с входом записи соответствующего адресного регистра и адресных регистров, первый выход четвертой группы выходов соединен с входом записи и сдвига аналогового регистра сдвига, второй выход четвертой группы выходов - с адресным входом второго мультиплексора, третий выход четвертой группы выходов - с входом записи накапливающего сумматора, четвертый выход четвертой группы выходов - с входом обнуления накапливающего сумматора, пятый выход четвертой группы выходов - с входом записи выходного регистра.