Устройство для сопряжения памяти с процессором

СОВЕТСНИХ БЛИН ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(53) 681;325 (О юл. У 8о, А.П.Смирнов 8.8) СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР У 898437, кл. С Об Р 13/16, 1980.Авторское свидетельство СССР В 1142838, кл. 6 06 Р 13/00, 1983(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯТИ С ПРОЦЕССОРОМ(57) Изобретение относится к вычислительной технике и может. быть использовано в электронных вычислительныхмашинах с микропрограммным управлением. Целью изобретения является повышение быстродействия. Устройство содержит блок управления, два блокапамяти, регистр адреса выходной информации, выходной регистр, мультиплексор, память признаков обращения,триггер пуска, элемент ИЛИ, элементИЛИ-НЕ, элемент НЕ; группу элементовИ, группу элементов задержки, 1 з.п,ф-лы, 3 ил., 1 табл,Изобретение относится к вычислительной технике и может быть использовано в электронных вычислительныхмашинах с микропрограммным управлением.Целью изобретения является повышение быстродействия.На фиг,1 представлена структурнаясхема предложенного устройства; нафиг.2 - то же блока управления; нафиг.З - временная диаграмма работыустройства.Устройство содержит первый 1 ивторой 2 блоки памяти, регитр 3 адреса, выходной регистр 4, мультиплексор 5, память 6 признаков обращения,блок 7 управления, триггер 8 пуска,группу элементов 9 задержки;. группуэлементов И 10, элемент ИЛИ 11, элемент ИЛИ-НЕ 12, элемент НЕ 13, вход14 устройства, выход 15 устройства,выходы 16 - 18 блока 7 управления,входы 19 и 20 соответственно запускаи блокировки блока 7 управления. 25Блок 7,управления содержит (фиг.2)генератор 21 импульсов, триггеры 22и .23, элементы НЕ 24 и 25, элементыИ 26-29, элемент ИЛИ 30, элементыИ-НЕ 31 и 32, выход 33 генератора 21 30импульсов,Устройство работает следующим образом.В блоке 1 памяти - быстрая память - хранится наиболее часто ис 35пользуемая информация, например микропрограммы выполнения основных команд, определяющих быстродействиепроцессора. Во блоке 2 памяти - медленная память - хранится сравнительно редко используемая информация,например, микропрограммы системы прерывания, системы восстановления иличасто используемые диагностическиетесты.Время задержки каждого, из элементов 9. задержки соответствует временисрабатывания одной из медленных памятей, входящих в состав блока 2 памяти,Импульсы 16 (ТИ 1) и 17 (ТИ 2), вырабатываемые блоком 7 (возможная схемареализации приведена на фиг,2), образуют временную развертку короткогоцикла, при котором информация на выход 15 устройства поступает из быстрой памяти. Импульсы 16, 17 и 18(ТИЗ) образуют временную разверткудлинного цикла - процессор работает с. одной из медленных памятей, входящих в блок 2 памяти,Триггер 8 пуска в (к)-м цикле,в зависимости от состояния младшихразрядов регистра 3 адреса, определяет тип подключаемой в-м цикле памяти - быстрая или медленная и в соответствии с этим (к)-й цикл будеткороткий или длинный, причем наличиевсех нулей в младших разрядах регистра 3 адреса свидетельствует о том,что (к)-й цикл короткий, наличиехотя бы одной единицы - длинный.В исходном состоянии триггеры 8,22 и 23 установлены в состояние нуля(цепи предварительной установки насхемах не показаны). На входе 20 блокировки блока 7 находится потенциал"0", на входе запуска 19 - потенциал"1" (фиг.2). С нулевых выходов триггеров 22 и 23 уровни логической "1"поступают на входы элемента И 28, свыхода которого "1" поступает на выход 18 блока 7, на выходы 16 и 17которого с единичных выходов триггеров 22 и 23 поступают "О". На информационный вход триггера 22 с выходаэлемента ИЛИ 30 поступает "1", т.е.устройство готово к работе.Положительный полупериод первогоимпульса с выхода 33 (фиг.За) генератора 21 поступает на С-вход триггера 22 и своим передним фронтом устанавливает триггер 22 в "1", С появле"нием на выходе 33 генератора 21 первого положительного полупериода начи.нается -1)-й цикл работы устройства.С единичного выхода триггера 22импульс ТИ 1 (фиг.Зо) поступает на выход 16 блока 7, С нулевого выходатриггера 22 "0" поступает через элемент И 28 на выход 13 блока 7(фиг.32,). С выхода 16 блока 7 "1"поступает на вход записи-чтения выходного регистра 4, в который записывается информация с выхода мультиплексора 5 (фиг.1),Отрицательный полупериод первогоимпульса с выхода 33 генератора 21поступает через элемент НЕ 24 наС-вход триггера 23, устанавливая последний в "1" (фиг,З В), которая поступает на выход 17 блока 7 и черезэлементы И-НЕ 31 и И 26 устанавливает триггер 22 в "0", который свидетельствует об окончании ТИ 1. С нулевого выхода триггера 23 "0" поступаетна вход элементаИ 28, подтверждая на выходе 18 блока 7 состояние "0", С выхода 17 блока 7 ТИ 2 поступает на вход записи-чтения регистра 3 адреса, в который по переднему фронту записы 5 вается адрес информации, которая будет обрабатываться в следующем цикле работы процессора, В младших разрядах регистра 3 адреса находится код всехнулей, свидетельствующий о том, чтов следующем цикле процессор будетработать с быстрой памятью. Младшиеразряды регистра 3 адреса соединеныс входами элемента ИЛИ 11, "0" с вы 10 15 хода которого поступает на информационный вход триггера 8 пуска, на вход 20 блокировки блока 7 и на вход управления мультиплексора 5, которыйс приходом данного сигнала подключает на свой выход данные, поступающиес блока 1 памяти. С входа 20 блокировки блока 7 "0" через элементы НЕ25, И 29 и ИЛИ 30, проинвертировавшись, поступает на информационный 20 25 вход триггера 22. С выхода 33 генератора 21 второй положительный полупериод поступает на С-вход триггера 22 и своим передним фронтом устанавливает на его выходе "1", С единичноговыхода триггера 22 ТИ 1 поступает навыход 16 блока 7 и через элементыИ-НЕ 32 И 27 устанавливает триггер. 23 в "0".С выхода 17 блока 7 "О" поступает ЗО и в Ь)-й цикле. С выхода 16 блока 7 ТИ 1 поступает на вход "Запись-чтение" выходного регистра 4, своим передним фронтом записывая в него данные с выхода мультиплексора 5. С выходного регистра 4 данные Ь)-го 50 цикла поступают на выход 15 устройст"ваЗатем на выходе 17 блока 7 появляется импульс ТИ 2, передним фронтомкоторого в регистр 3 адреса с входа14 устройства записывается адрес инна элемент НЕ 13, с выхода которого "1" поступает на С-вход триггера 8 пуска, своим передним фронтом подтверждая на нулевом выходе триггера 8 пуска "1", которая поступает на вход 19 запуска блока 7, разрешая формирование временной развертки следующего цикла.С появлением на выходе 33 генератора 21 второго положительного полу 45 периода начинается 1-й цикл работы устройства, Формирование ТИ 1 и ТИ 2 происходит аналогичным образом, как формации, которая будет обрабатываться процессором в следующем цикле,В коде младших разрядов адреса имеется в наличии одна или несколько единиц. С выхода регистра 3 адреса младшие адресные разряды поступают навходы элемента ИЛИ 11 и адресные входы памяти 6 признаков обращения,Рассмотрим случай, когда блок 2памяти состоит из трех различных повременным характеристикам медленныхпамятейСодержимое памяти 6 признаков ,обращения для данного примера приведено в таблице,С выхода памяти 6 признаков обращения выбранный код поступает на входы группы элементов И 10, С выхода элемента ИЛИ 11 "1" поступает на управляющий вход мультиплексора 5, подключая на его выход информацию с блока 2 памяти. С выхода элемента ИЛИ 11 "1" также поступает на вход 20 блокировки блока 7 и на информационный вход триггера 8 запуска, По концу ТИ 2 положительный фронт импульсов с элемента НЕ 13 поступает на С-вход триггера 8 и устанавливает на его нулевом выходе О, который поступает на вход 19 блока 7 (фиг.З), С входа 19 блока 7 уровень "0" через элементы И 26 и 27 поступает на нулевые входы триггеров 22 и 23, устанавливая на их единичных выходах 0, которые поступают соответственно на выходы 16 и 17 блока 7. С нулевых выходов триггеров и уровни "1" поступают соответственно на входы элемента И 28, с выхода которого "1" поступает на выход 18 блока 7 и через элемент ИЛИ 30 на информационный вход триггера 22, Выработка очередной развертки синхросигналов блокируется, запрещая изменение состояния процессора.Импульс ТИЗ с выхода 18 блока 7 (фиг.З ) поступает на входы группы элементов И. 10. С соответствующего выхода элемента И группы элементов И 10 "1 ч поступает через соответствующий элемент задержки группы элементов 9 задержки на вход элемента ИЛИ-НЕ 12, на выходе которого "0" появляется одновременно с появлением считываемой информации на выходе медленной памяти блока 2 памяти. С выхода элемента ИЛИ-НЕ 12 "0" поступает5 13778 на вход установки в "О триггера 8 пуска и устанавливает триггер 8 пуска в "1" на нулевом выходе. С нулевого выхода триггера 8 пуска "1" поступает на вход 19 запуска блока 7, раз 5 решая формирование новой развертки синхросигналов,В следующем .Ь)м цикле работы процессора информация, считанная из соответствующей медленной памяти блока 2 памяти, заносится по импульсу ТИ 1 в выходной регистр 4 и поступает на выход 15 устройства.15Формула изобретения 1. Устройство для сопряжения памяти с процессором, содержащее выходной регистр, мультиплексор, два блока 2 О памяти, память признаков обращения, регистр адреса, триггер пуска, группу элементов И, группу элементов задержки, элемент ИЛИ, причем информационный вход регистра адреса является входом устройства для подключения к адресному выходу процессора, информационный выход выходного регистра является выходом устройства для подклю- чения к адресному входу памяти, при этом группа старших разрядов информационного выхода регистра адреса соединена с группой адресных входов первого блока памяти и с первой группой. адресных входов второго блока памяти, информационные выходы которых соединены соответственно с первым и вторым информационными входами мультиплексора, информационный выход которого соединен с информационным входом40 выходного регистра, управляющий вход мультиплексора соединен с информационным входом триггера пуска и с выходом элемента ИЛИ, группа входов которого соединена с второй группой . адресных входов второго блока памяти, с группой младших разрядбв информационного выхода регистра адреса и с группой адресных входов памяти признаков обращения, информационный выход которого соединен с первыми входами элементов И группы, выходы которых соединены с входами элементов задержки группы, о т л и ч а ю щ е - е с я тем, что, с целью повышения быстродействия, в него введены блок 55 управления, элемент ИЛИ-НЕ, элемент НЕ, при этом выходы элементов задержки группы соединены с группой входов ббэлемента ИЛИ-НЕ, выход которого соединен с нулевым входом триггера пуска, нулевой выход которого соединен с входом запуска блока управления, вход блокировки которого соединен с выходом элемента ИЛИ, вход записи- чтения выходного регистра соединен с первым выходом блока управления,второй выход которого соединен с входом записи-чтения регистра адресаи с входом элемента НЕ, выход которого соединен с синхровходом триггера пуска, третий выход блока управления соединен с вторыми входами элементовИ группы. 2. Устройство по п,1, о т л и -ч а ю щ е е с я тем, что блок управления содержит генератор импульсов,два триггера, четыре элемента И, два элемента И-НЕ, два элемента НЕ, элемент ИЛИ, причем первый вход первого элемента И соединен с первым входомвторого элемента И и является входомзапуска блока управления вход первого элемента НЕ является входом блокировки блока управления, единичный выход первого триггера соединен с информационным входом второго триггера,с первыми входами первого, второго элементов И-НЕ и является первым выходом блока управления, единичный выход второго триггера соединен спервьм входом третьего элемента И, свторыми входами первого, второго элементов И-НЕ и является вторым выходомблока управления, выход четвертогоэлемента И .соединен с первым входомэлемента ИЛИ и является третьим выходом блока управления, при этом в блоке управления выход первого элементаНЕ соединен с вторым входом третьегоэлемента И, выход которого соединенс вторым входом элемента ИЛИ, выходкоторого соединен с информационнымвходом первого триггера, синхровходкоторого соединен с третьим входомвторого элемента И-НЕ, с выходом генератора импульсов и с входом второго элемента НЕ, выход которого соединен с синхровходом второго триггера и с третьим входом первого элемента ИНЕ, выход которого соединен с вторым входом первого элемента И, выход ко" торого соединен с нулевым входом первого триггера, нулевой выход которого соединен .с первым входом четвертого элемента И, второй вход которого соединен с нулевым выходом второго тригКод младяих ра5 рядов регистра ,3 адреса 7 1377866 гера, нулевой вход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом второго элемента И-НЕ. Продолжение таблицы1 1 О О 0 15 О 0 1 10 Код младших разрядов регистра3 адреса. одержимое памяти раэряда О 0 0 1 0 О О 0 1 1 О 0 1 2 3 0 0 1 1 О 0 0 1 0 0 О 1 О О 0.Ходанич Корректор М,Пож ПодписноССР ака 4/ Состадактор М.Келемеш Техре 875/46 Тираж 704ВНИИПИ Государственного комитета по делам изобретений и открытий 113035, Москва, Ж, Раушская наб Производственно-полиграфическое предприятие Ужгород, ул. Проектная