Способ аналого-цифрового преобразования и устройство для его осуществления

(51) 4 Н ЕННЫЙ КОМИТЕТ СССРЗОБРЕТЕНИЙ И ОТНРЫТИИ ГОСУД АРС ПО ДЕЛА ВСЕСОЖЗРИ4,ОПИСАНИЕ ИЗОБРЕТЕНИЯ ИЮЛЕ: "7 нватели Наука,тельны яндина 37, ри 9 ЕОБСУА ВТОРСМОМУ СВИДЕТЕЛЬСТВУ(57) Изобретение относится к области вычислительной и электроизмерительной техники, Цель изобретенияупрощение, Способ аналого-цифровогопреобразования основан на поразрядном кодировании. Отличительной особенностью является то, что входнуювеличину уравновешивают двумя наборами эталонов Р и С 1, а уравновешиваниеначинают с эталона Р величиной, вдвоеменьшей максимальной, и соответствующего ему эталона С 1. В устройство,реализующее способ, введены блок инвертирования выходного кода, элементИ определения окончания преобразования и регистр триггеров. 2 с. и2 з.п. ф-лы, 2 ил.1352650 Изобретение относится к вычислительной и электроизмерительной технике, а точнее к способу преобразования аналоговых величин, например на 5 прядения, в цифровой код, и может быть использовано н информационно- измерительных системах.Цель изобретения - упрощение способа преобразования. )ОНа фиг. 1 приведена функциональная схема устройства, реализующего предлагаемый способ аналого-цифрового преобразования; на фиг. 2 - временная диаграмма процесса преобразо нания, где надписи в виде комбинаций сравнения Чс эталоном 00 0 1 Рез ультат с эталоном Р011 Входное напряжение 0(Ч (/4 Ч щк 5 30 35 40 45 50 55 варианта с результатами сравнения00, 1 О и 1. В перном и третьемслучаях (00 и 11), третий разрядкода промежуточного результата обнуляют и сравнивают входное напряжениес. эталонными напряжениями 5/16 Чи 11/16 Чполучают коды результата преобразования 0100; 0101 или1 ОО; 1011 (после инвертированияв третьем случае),Если результат сраннения 10, третий разряд кода предварительногорезультата оставляют в значении "1",входное напряжение сравнивают с эталонными напряжениями 7/16 Ч и9/16 Ч , При Ч (7/16 Ч, получаюткод преобразования 0110, при Ч )7/16код 1001 и преобразование заканчивают, при 7/б Ч, (Ч( 9/16 Чполучают код 0111, после чего осуществляют четвертый такт преобразования. В этом случае старшему разрядукода промежуточного результата присваивают значение "1", а остальным"0" (код 1000), эталонные напряжения 8/16 Ч =1,2 Ч сравнивают свходным напряжением, тогда, еслиЧ (1/2 Ч (результат сравнения 00),код промежуточного результата инвертируют и получают код результатапреобразования - 0111, если же Ч1/2 Ч то код предварительногорезультата не инвертируют, и получаюткод результа 1 а аналого-цифрового преобразования 1000. Значение- соответствует результатуа значение 0 - соответствует результату (.В первом и третьем случаях ( комбинация 00 или 11 ) второму разряду кода промежуточного результата присваивают значение 0, и сравнивают входное напряжение с эталонными напряжениями третьего разряда, т,е.с напряжениями 1/8 Чи 7/8 Ч (фиг.2). При этом также возможны три варианта с результатами сравнения 00, 1 О и 11, Далее производят сравнение с эталонными напряжениями четвертого разряда, т.е, 1/16 Ч,и 15/16 Ч (в случаях 00, 11), или с суммарными эталонныминапряжениями третьего и четвертого разрядов 3/16 Ч , и 13/16 Ч ,в (случае 10), получают при этом коды промежуточного результата 00000011, которые в третьем случае (результат сравнения 11) инвертируют и получают коды результата аналого-цифрового преобразования от 00000011 до 11001111. Процесс преобразования в этих случаях производят за три такта (этапа).Если результат сравнения 10 (второй случай), второй разряд кода промежуточного результата оставляют в значении "1", а входное напряжение сравнивают с суммарными эталонными второго и третьего разрядов (3/8 Ч, и 5/8 Ч ,), где также возможны три их двух цифр показынают результат сраннения в конце данного такта.Пример конкретного выполнения способа четырехразрядного аналого-цифрового преобразования,Преобразование начинают со сравнения входного напряжения с эталонными напряжениями второго разряда, равными 1/4 Чи 3/4 Ч где эталонное напряжение, соответствующее максимальному входному сигналу, причем возможны три случая, которым соответствуют три результата сравнения:Устройство, реализующее предлагаемый способ аналого-цифрового преобразования, содержит генератор 1 тактовых импульсов, блок 2 управления, выполненный на элементе 3 запрета, регистре 4 сдвига, триггере 5, группе элементов И 6, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7, регистр, выполненный на КЯ-триггерах 8, цифроаналоговый преобразователь (ЦАП) 9, компараторы 10 и 11, элемент И 12 определения окончания преобразования, блок 13 инвертирования выходного кода, выполненный на элементе И 14, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 15, триггере 16, группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 17.Устройство работает следующим образом.При окончании импульса запуска разрешается работа блока 2 управления (фиг. 1), триггер 16 обнуляется, триггеры 8 по К-входам устанавливаются в "0", а триггер 8 второго разряда по Б-входу устанавливается в "1". На входы ЦАП 9 поступает код 0100, соответствующий выходным напряжениям Ч,/1/4 Ч и Ч = 3/4 Ч , с которыми при помощи компараторов 1 О и 1 сравнивается входное напряжение, Если входное напряжение меньше Ч или больше или равно Ч , на выходах компараторов появятся уровни логических "0" или "1" соответственно, а на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 - уровеньесли же ЧсЧ сЧ, то на выходе компаратора 1 О будет "1", а на выходе компаратора 11 - "0". При этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 7 будет "0". С приходом первого такто - вого импульса, на выходе первого разряда регистра сдвига 4 появится импульс опроса, который разрешает сброс в "0" триггера 8 второго разряда через первый элемент И 6 в том случае, если на выходе элемента 7 - "1".Если на выходе "0", то триггер 8 второго разряда останется в состоянии "1". Этот же импульс устанавливает по Я-входу триггер 8 третьего разряда в состояние "1". На следующих тактах процесс повторяется, причем, если Ч, с 1/2 Ч, на выходе компаратора 11 на всех тактах будет уровень "0", логические сигналы с выхода компаратора О, проходя через элемент 7, инвертируются, и превыше ние Ч над Ч, на каком-либо тактеприведет к увеличению кода, подаваемого на входы ЦАП 9 с выходов триггеров 8, а если Чв ,/2 Чна выходевкомпаратора 10 будет "1", сигналыс выхода компаратора 11 будут проходить через элемент 7 без изменения,и если на каком-либо такте Ч ) Что это приведет к уменьшению кода,поступающего на входы ЦАП 9 (и к увеличению Ч ), а если Чв сЧ , то код,поступающйй на входы ЦАП 9, увеличивается (напряжение Ч уменьшается).Процесс уравновешивания повторяетсяираз, причем если Ч находитсяв диапазоне значений 0 Чвс 1(2"-- 1)/2 Ч, или (2" +1)/2" Ч , сЧ ссЧчему соответствуют коды от0000 до 01 О, поступающие навходы ЦАП 9, то импульсом опроса,поступившим с выхода иразряда регистра 4 сдвига, сбрасывается триггер 8 младшего разряда через соот ветствующий элемент И 6 и устанавливается в состояние "1" по входу триггер 5, который блокирует поступлениеочередных тактовых импульсов от генератора 1 тактовых импульсов на входрегистра сдвига 4 через элемент запрета 3. К этому моменту определяется состояние триггера 16, причем,если входное напряжение находитсяв диапазоне (2" +1) /2 "3 Ч,Ч всЧшк 35на выходе элемента И 14, по крайнеймере один раз появлялся уровень "1",который через элемент ИСКЛЮЧАЮЩЕЕИЛИ 15 (на второй вход которого поступает уровень "Ол с выхода тригге - 4 О ра 8 старшего разряда) установилтриггер 16 по Я-входу в состояние"1", Уровень "1" с выхода триггера16 разрешает группе элементов 17инвертировать код с выходов триггеров, 45 8. Если же И находится в диапазо не значений 0 сЧ с (2" - 1) /2" 3 Что на выходе элемента И 14 постоянно присутствует уровень "0", триггер16 остается в состоянии "0", в результате чего код с выходов триггеров 8 проходит без изменений черезгруппу .элементов 17 на шины выходного кода; В этих случаях аналого-цифровое преобразование заканчивается 55 за итактовЕсли.же входное напряжение наодится в диапазоне значений (2" - -1 2Ч, сЧ 6 х с (2"+1)/2 Чшк ток концу итакта на выходе элемента7 будет уровень "0", триггер 8 младшего разряда через соответствующийэлемент И 6 сброшен не будет, на входы ЦАП 9 будет поступать код 0111,триггер 5 останется в состоянии "0",Уровни "1" с выходов триггеров 8младших разрядов поступают на п входов элемента И 12 окончания преобразования, на оставшийся вход которого поступает импульс опроса с выходаиразряда регистра 4 сдвига. Навыходе элемента И формируется уровень "1", сбрасывающий триггеры 8младших разрядов, триггер 16 и устанавливающий в состояние " триггер8 старшего разряда, На входы ЦАП 9поступает код 1000, под действиемкоторого ЦАП 9 вырабатывает выходныеуровни Ч =.Ч = (2 ) /2 1 =1/2 шкТак как триггер 5 остался в состоянии н 0 , то очередной тактовый импульс с выхода эпемента 3 запретапоступает на вход регистра 4 сдвигаи начинается и-ный такт преобразования, в конце которого появится импульс на выходе и-разряда и установиттриггер 5 в состояние "1", цикл преобразования на этом заканчивается,К этому моменту определяется состояние триггера 16. Если Чс 1/2 Ч, на выходах компараторов 10 и 11 присутствуют уровни "0", с выхода элемента И 14 поступает уровень "0",на первый вход элемента ИСКЛЮЧАЮЩЕЕИЛИ 15, на второй вход поступаетуровень "1" с выхода триггера 8 старшего разряда, в результате чего триггер 16 установится в состояние "1"по Б-входу и разрешит инвертированиегруппой элементов 7 кода 1000 свыхода триггеров 8, выходной кодпримет значение 0111, а если7 1/2 Ч, , на оба входа элементаИСКЛЮЧАЮЩЕЕ ИЛИ 15 поступают уровни"0", инвертирования кода 1000не происходит.Таким образом, в.том случае когдаПнаходится в пределах (2 -1)/2Ч,щЮ ( (2 +1)/2" Ч , процесспреобразования происходит за и тактов, а во всех остальных случаях за п.Формула изобретенияСпособ аналого-цифрового преобразования, основанный на поразряд 45 50 55 генератора тактовых импульсов, о тл и ч а ю щ е е с я тем, что в него введены регистр, выполненный наКБ-триггерах , блок инвертированиявыходного кода, элемент И определения окончания преобразования, а цифровые входы цифроаналогового преобразователя соединены с выходами КБтриггеров. соответствующих разрядов,Б-вход КБ-триггера п-го старшегоразряда, первые К-входы КБ-триггероввсех разрядов, кроме старшего, ипервый вход блока инвертированиявыходного кода соединены с выходомэлемента И определения окончания ном уравновешивании входного сигналаи заключающийся в потактном сравнении его одновременно с эталонамипервого и второго эталонных сигналов, 5начальные значения которых соответственно составляют 1/4 и 3/4 макси.мального входного сигнала, с после 1дующим формированием выходного кода, соответствующего результатамсравнения в каждом разряде, о т л ич а ю щ и й с я тем, что, с цельюупрощения, эталоны второго эталонного сигнала формируют путем вычитаниясоответствующего эталона первого эталонного сигнала из значения, равногомаксимальному входному сигналу, аэталоны первого эталонного сигналав каждом (1+1)-м разряде формируютв два раза меньшими эталона 1-горазряда, причем в каждом 1-м тактесравнения, если преобразуемый сигналменьше (2" +1)/2 " максимальноговходного сигнала и больше (2" -1)/2" 25 максимального входного сигнала, производят дополнительный такт сравнения преобразуемого сигнала с этало.ном, равным половине максимальноговходного сигнала, и в случае превы щения входным сигналом эталона илиравенства их, формируют в старшемразряде код "1", в остальных 0, апри превышении эталоном входного сигнала формируют в старшем разрядец Оа в остальных352, Устройство для аналого-цифрового преобразования, содержащее двакомпаратора, первые входы которыхявляются входной шиной, вторые входысоединены с первым и вторым выходамицифроаналогового преобразователя,а выходы подключены к первому и второму входам блока управления, третийвход которого соединен с выходомпреобразования, Б-вход КБ-триггера (и)-го разряда, К-вход КБ-триггера п-го разряда и вторые К-входы КБ- триггеров остальных разрядов, кроме (и)-го объединены с шиной запуска и вторым входом блока инвертирования выходного кода, третий и четвертый входы которого соединены с выходами компараторов соответственно, второй К-вход КБ-триггера (и)-го разряда и третьи К-входы КБ-триггеров остальных разрядов, кроме п-го, соединены с соответствующим выходом первой группы выходов блока управления, Б-входы КБ-триггеров остальных разрядов, кроме и-го и (п)-го, подключены к соответствующим выходам второй группы выходов блока управления, четвертый вход которого является шиной запуска, третий выход соединен с первым входом элемента И определения окончания преобразования, остальные входы которого соединены с выходами соответствующих КБ-триггеров и объединены с соответствующими входами первой группы входов блока инвертирования выходного кода, пятый вход которого соединен с выходом триггера и-го разряда.3. Устройство по п. 2, о т л и - ч а ю щ е е с я тем, что блок управления выполнен на регистре сдвига, триггере, элементе запрета, группе элементов И, элементе ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, входы которого являются соответственно первым и вторым входами блока, выход соединен с первыми входами элементов группы элементов И,вторые входы которьгл подключены к(и)-м выходам регистра сдвига соответственно, а выходы являются Выходами первой группы выходов блока, выходами второй группы выходов которого являются пвыхода регистра сдвига, (и)-й выход которого являетсятретьим выходом блока, и-й выход сое 10 динен с 0-входом триггера, Б-входкоторого подключен к выходу последнего элемента И группы элементов И,К-вход объединен с входом разрешениясчета регистра сдвига и является15 четвертым входом блока, С-вход объединен с С-входом регистра сдвига иподключен к выходу элемента запрета,первый вход которого соединен с выходом триггера, а второй вход явля 20 ется третьим входом блока,4, Устройство по п, 2, о т л ич а ю щ е е с я тем, что блок инвертирования выходного кода выполненна элементах И, ИСКЛЮЧАЮЩЕЕ ИЛИ,25 триггере, группе элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются группой входов блока, вторыевходы объединены и подключены к выходам триггера, а выходы являются со 30 ответствующими выходами блока, причем первый и второй входы элемента Иявляются третьим и четвертым входамиблока соответственно, выход соединенс первым входом элемента ИСКЛЮЧАЮЩЕЕ35 ИЛИ, Второй ВХОД котОРОГО яВляетсяпятым входом блока, а выход соединенс Б-входом триггера, первый и второйК-входы которого являются соответственно первым и вторым входами блока.