Устройство для сопряжения процессора с памятью

6) Авторс736105, кАвторское с750489, кл,Коннов Е.В,Черняховский Д,Н,дуль ОЗУ с унифицсом на основе БИСЭлектронная промышвып. 9, с. 14-17. СССР980,СР980,кое свидетель л, С 06 Р 13/ видетельст С 06 Р 13/Тихомиро С.Н, В,А.м интР илле ванн о -фей ерин енно 588. 1983,ия адресь ГЖ тенин П,Ат ОСУДАРСТВЕННЫЙ КОМИТЕТ С ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТН(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРА С ПАМЯТЬЮ (57) Изобретение относится к области вычислительной техники и может быть использонано при создании микроЭВМ. Целью изобретения является снижение аппаратных затрат. Устройство содержит блок 1 управления, дешифратор 2, первьп 1, второй приемопередатчики 3-1, 3-2, регистр 4 адреса, и групп по дна элемента ИЧИ 5, Устройство обеспечин ает сопряжение процессора с памятью, состояцей из и модулей, используя один блок упранления, один регистр адреса и дна магистральных приемопередатчика, в то время как в базовом устройстве применяются и блоков управления, и регистров адреса и 2 и приемопередатчикон. 5 ил., 1 табл, дя си дяде дясл дясв.) ДЖГЯ яМ РЩ1 134,Изобретение относится к вычислительной технике и может быть использовано при создании микроЭВМ.Цель изобретения - снижение япаратных затрат,На фиг, 1 приведена структурнаяс:хема устройства, подсоединеццого,1например, к магистрали Общяя ппцямикроЭВМ "Электроника", совместнсс и модулями оперативной памяти; нафиг, 2 - структурная схема одного иэвариантов реализации блока управления (на основе ИМС К 1588 ВГ 2); няфиг, 3 - структурная схема одного извариантов реализации магистряльногсприемопередатчика (на основе ИМСКР 588 ВА 1), на фиг. 4 - Функциональнаясхема одного из вариантов модуля ог.,еративной памяти емкостью 4 Кх 16 (наоснове ИМС КР 537 РУ 2 А); ца фи, 5временная диаграмма работы устройства,Устройство для сопряжения процессора с памятью содержит (фиг 1) б.сокуправления, дешифратор 2, первьп,второй приемопередатчики 3-1 3-2,регистр 4 адреса, 2 и элементов ИЛИ 5,и модулей б оперативной памяти, всостав каждого из которых входят блоки хранения старших 7 и мларих 8 зобайтов,Блок 1 управления предназначен дляуправления работой устройства посрс:д:твом формирования сигналов выборкиблока хранения младших или старшихбайтов н модуле памяти, соответственно ВКО и ВК 1, а также сигнала синхронизации пассивного устройства (СИП,на основе упрявляюпей информации,поступающей от процессора. 40Депифратор 2 служит для определения модуля памяти, к которому производится обращение, и управления передачей в него сигналов выборки ВКО иВК 1 от блока 1. Данцый блок представ;ляет собой дешифратор с инверснымивыходами по количеству подключаемыхмодулей памяти,Двунаправленные приемоперсэдятчи:си3-1, 3-2 предназначены для передачинформации посредством пины данных(ШД), либо из магистрали в память,либо в обратном направлении, Регисгр4 адреса предцазначе для эапоминания кода адреса, по которому произоцит с я о б р аще и и е к памя ти, и у с т д и о з к иег о посредством шины ядре с я ( ША) н задресных входах и одусе й и амяти . Эл ме н ты ИЛИ 5 служ а т дл я передачи упО 2рацляюицсц; нгц В с ц "ст блСка 1 топ(о и тот мочп пдят к кото ромч прознолцтся обраиение, Модули 6 памяти :редцазначе ы для хранения кодов, Блоки хрдцения стариих 7 и младиих Ь бяйтон с 1 чх(ат лля х 1 ацения соответс". сецо8-15 и 0-7 разрядовзаписанных в мопу.", 6 памяти 16-разрядных слон,/Блок " управления фиг. 2), реализованный ца осцояе микгосхемы КР 588 ВГ, содержит регистр 9 адреса модуля памяти, элемет 10 сравнения адреса, элемецт 11 управления обмецом, элемент 12 выборки, элемент (3 моделирования цикла обращения к зягомицающему устройст:зу, а также дне сС-депок сС, и 2С, Информаиоцые цходь; регстоя 9 обсьедицецыс входами задания адреса модуля памяти элемента 10 сравнения. ПараметрыКС-цепочс к, определяющих задержкувыдачи сигналя СИП относительно сигналов ВКО и ВК 1 при считывании илизаписи соответственно, подбираются взависимости от быстрэдействииспользуемых н модуле ОЗУ икросхем,Приемопередатчики 3-1, 3-2 (фиг,3)выполнены на основе икросхем КР 588 ВА,содержат блок 14 усиителей каналаК 2, блок 15 усилителей канала К 1 иблок 16 чпрднления, Информационныевходы-вьссоды приемопередатчиков сое - динень соответственно с блоками 14 и 15, а их управляющими входами служат входы блока 16.Устройство работает следующим образом.Работа устрсйства показана на примере сопряжения процессора с ОЗУ емкостьюК 16-разрядньх слов,При сбоащении к ОЗУ (фиг, 5) процессор устанавливают на шинах данных - адреса магистралиОбщая шина;ДА) ГОарес. сгова, в которомзначение,Л ГЙ определяет к старшему или младшему байту адресуемогослона прэлзводится обращение ДА;1 - 12. определяют алрес слова к модулю ОЗУ и ЛА Г 13-15 - номер модуляОЗУ, Зачем процессор выставляет сигнал СИА = О, пс котсрому адресноеслово за,ись:настоя в регистрадреса. Кроье тогс данный сигнал посту-ает н б ок 1 и инициирует запоминание н эс;мете 11 урянления обменомблока 1 гигняпон с и:ин ПА .О, и Байт,последни из которых определяет раз 1345203рядность ядресуе.мых слов (если Байт =- 1, то устройство работает с 18 16 разрядными словямц, если Байт =- О,то устройство работает с байтами). По6сигналу СИА = 0 осуществляется сравнение ня элементе 10 сигналов на входах регистра 9 Л 1, Л 2 и ЛЗ с сигналами ня входах задания адреса модуляОЗУ А 1, А 2 и А 3, Поскольку указан Оные входы объединены, то ня выходеэлемента 10 сравнения Формируетсясигнал разрешеция формирования управляющих сигналов ВКО, ВК 1 и СИП, поступающий в элементы выборки 12 и моделирования 13 цикла обращения. Врезультате на выходах элемента 13 "Задержка чтения" (ЗЛ Чт) и "Задержказаписи" (ЗЛ Зп) устанавливается низкий уровень напряжения (разряжаются 20емкости цепочек К,С и Н С ) . Кодномера модуля ОЗУ поступает по ША13-152 из регистра 4 адреса ца входы дешифратора 2 и устанавливает ну 2 члевой сигнал на соответствующем адре-суемому модулю выходе дешифраторя.После этого процессор снимает адресс магистрали "Общая шина",При считывании данных из модуляОЗУ (цикл "Ввод" на фиг, 5) процессор 30устанавливает нулевой сигнал на шине(Зп = 0), Данный сигнал, поступая вблок 1, вызывает формирование на еговыходах сигналов ВКО и ВК 1 в зависимости от сигналов Байт и ЛА.О последующей таблице,Кроме того, по сигналу Зп = 0 напряжение на выходе ЗД Чт начинает расти с постоянной времени цепочки К,ССформированные на выходах блока 1 нулевые сигналы ВКО и ВК 1 посредствомэлементов ИЛИ 5, управляемых дешифратором 2, передаются в адресуемый 45модуль 6 оперативной памяти на входыразрешения обращения к микросхемамОЗУ (СЕ на фиг. 4), При этом на входрежима работа микросхем (1 Ж/КО) с шины "Запись" магистрали "Общая шина"поступает нулевой сигнал, что соответствует режиму чтения, а на их адресные входы - код адреса по ША 1-122с регистра 4 адреса, В результатепроизводится считывание информации иэОЗУ, которая устанавливается на ШДОЗУ Г 8-152 и 0-72 в зависимости отразрядности считываемого слова, определяемого нулевыми сигналами ВК,Считяццые ляццые поступают в канал К 2 прцемопередятчиков 3 - 1, 3-2. Приемопередатчики, ця управляющие входы которых поступают нулевые сиг - нялы ВК, обеспечивают передачу данных из канала К 2 посредством блока 15 усилителей канала, через канал К 1 в магистраль Общая шина на шины ЛА 0-152, поскольку сигнал ЗП-О, поступающий в блок 16 управления, настраивает приемопередатчик на передачу информации цз К 2 в К 1,После того, кяк напряжение на выходе элемента 13 ЗЛ Чт достигает определенного уровня, формируется сигнал СИП = О, который поступает в магистраль Общая шицац и служит для процессора сигналом квитирования, сообщающим о передаче данных из ОЗУ в магистраль. По этому сигналу процессор считывает данные иэ магистрали и снимает сигнал "Запись" (Зп=1), В результате блок 1 перестает формировать нулевые сигналы ВК и СИП (ВКО = ВК 1СИП = 1), последний из которых инициирует установку процессором СИА=1, что, в свою очередь, приводит к установке блока 1 в исходное состояние, Ня этом цикл обращения к ОЗУ завершен.Запись данных в модуль ОЗУ (цикл "Вывод" на Фиг. 5) производится аналогично циклу считывания, Отличиезаключается в том, что вместо сигнала "Запись" процессор формирует сигнал Чтение".,В результате микросхемы адресуемого модуля 6 ОЗУ работают в режиме записи (на вход 1 К/КО поступает единица). Магистральные приемопередатчики передают данные иэ магистрали "Общая шина" в ОЗУ (сигналом Чт = 0 они настроены на передачу информации из канала К 1 в канал К 2)., Задержка Формирования сигнала СИП = 0 определяется цепочкой К С ., подключенной к выходу ЗД Зп блока 1. Кроме того, данные на магистраль "Общая шина" н циклеВывод выставляет процессор в течение временипосле формирования сигнала Чт = 0 ( определяется задержкой блока 1 на Формирование сигналов ВК), Сигнал СИП = 0 сообщает процессору о записи данных в ОЗУ и вызывает снятие последним данных с магистрали и установку сигналов ЧТ= - ВКО = ВК 1 = 1 и далее СИП = 1, СИА = 1.При сопряжении с постоянцой памятью предлагаемое устройство работает1", г 1 Байр АОВксик 1 пример ар ие 0 0 0 0 0 1 0 Х Х лично только Г режиме с 1 в 1 Г 11 я из нанятреализуя цикл Ввод Формула изобретенияг Устройство для сопряжения процес сора с памятью, содерж;ш,ее блок управления, регистр адреса, первый,второй приемопередатчики причем первые входы-выходь первого, второго приемо- передатчиков соединены с входами-вь- ходами устройства для подключения сэ - ответственно входов-выходов старшегэ и младшего байтов данных - адреса процессора, первый, второй входь задания направления передачи информации первого, второго приемопередатчиков подключены к входам устройства для подключения выходов чтения и записи процессора, входь выборки первого, второго приемопередатчиков соединены соответственно с первым, вторым выходами блока управления, третий выход которого соединен с выходом устройства для подключения к входу синх - ронизации процессора, с первого по ,пятый входы блока управления соединены с входами устройства для подключения выходов записи, чтения, заданияРежима Работь 1 с Даннымиа сичхРонизаи:111 ы цуГо 1, 1 ц 1 пча данных - алреР; Г 1 РодеРГРа Гхс, 1 Р 11 РРа вДРее 3соединен Р входом ус 1 рр 1 ства дчя под -к:1 ючРция и Гхода дацць х - адреса про -це ссора, в торые гходы - вьходы первого,второго ГриРмопередатчиков спелиецыС ВХОДаМИ - ГдеХОДаМИ УГтРОйетВа ДЛЯ цо;клк 1 чеция соответственно входов - выходов данных м.чадпих и старних разряди Г памяти, вььход регистра адреса соединен Р выходом устройства для подкргючеция к адресцму входу памяти,О т и И , а Ю Г Е Е С Я тЕМр ЧтО с целью цижения аппаратных затрат, в цего введецы де 1 иАратор на и выходов (и - число модулей памяти) и и групп по два элемента ИЛИ в каждой гРУппе, пРгпем пеРвь 1 е вхолы пеРвогор второго елементов ИГ 1 1.-групГты (1.- 1, и) Г 1 оедццецы с Г-м выходом леши 1- ратора, в торые входы первого р в то рого элементов ИЛИ всех групп соединены соответственно с первым, вторым выходами блока управления, вход дешиФратора соединен с выходом регистра адреса, выходы первого, второго элементовИГ)И всех групп соединены с группой выходов устройства для подключения входог, выборки модулей памяти,3 апис; - считыв ание 16-раз рядного слова ЛА ГО . - ЛА 151Запись в мгадший байт ДА 0 ДА 71 Запись в страший байт ЛАВ 1 -ЛА 15) Нет выборкиХ - значение сиг ала безраз;оолектоо И.1 арош 4 ксии а лры енно обретени и о (1 у т ии;.ун ( кая н а 6 ен оииГраАическо извод Я НИИПИ Госуда по де;там и 13035, Моска