Устройство для отладки программно-аппаратных блоков

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 0 4 Ь 06 Р 11/28 И ОПИСАНИЕ ИЗОБРЕТЕ У СВИДЕТЕЛЬСТ ТОРС тельство СССР6 Р 11/28, 1983. ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Справочник по цифровой вычислительной технике. Под редакцией Б.Н. Малиновского Т.З. Техника, 1981, с. 125-145.Авторское свидеУ 1242965, кл. С О(54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ПРОГРАММНО-АППАРАТНЫХ БЛОКОВ .(57) Изобретение относится к вычислительной технике и может быть использовано при создании микроЭВМ,ЯО 1315984 А 1 м.кроконтроллеров и других устройств на базе микропроцессоров. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения имитации информационных потоков. Устройство содержит коммутатор адреса, дешифратор, коммутатор констант, счетчик, регистр, компаратор, блок синхронизации, счетчик, блок памяти переадресации, блок памяти констант, счетчик, регистр, дешифратор, блок памяти адреса, блок памяти данных, блоки элементов И, элементы ИЛИ,триггеры, элементы И, генератор, регистр, элемент 2 И-ИЛИ, коммутатор управляющих сигналов, одновибратор.и блок сравнения. Устройство обеспечивает два режима работы - .режим управления и режим прогонаСе программы. 2 ил.17 13159 мого устройства, в устройство введены второй и третий счетчики, второй дешифратор, третий регистр, компаратор, коммутатор констант и блоки памяти констант и временных интервалов, тре тий и четвертый триггеры, генератор импульсов, шестой элемент ИЛИ, четвертый элемент И и пятнадцатый блок элементов И, причем выход пятнадцатого блока элементов И соединен с вто О рым входом двенадцатого блока элементов И, второй информационный выход блока памяти переадресации соединен с первым входом шестого элемента ИЛИ, выход которого соединен с вторым вхо дом четвертого элемента ИЛИ, выход одиннадцатого блока элементов И через внутреннюю двунаправленную шину синхронизации соединен с первым входом пятнадцатого блока элементов И, 20 первым входом обращения блока памяти констант, выход которого соединен с вторым входом пятнадцатого блока элементов И, выход первого блока элементов И через входную шину адреса сое динен с информационными входами второго счетчика и второго дешифратора, первый, второй, третий и четвертый выходы которого соединены соответственно с входом записи второго счетчи ка, входом обращения блока памяти временных интервалов, вторым входом обращения блока памяти констант, и входом записи третьего регистра, выход шестого блока элементов И через. вход- З 5 ную шину данных соединен с первым информационным входом коммутатора констант, информационными входами третьего регистра и блока памяти временных интервалов, выход которого соединен 40 с информационным входом третьего счетчика, выход третьего блока элемен 84 18тов И через входную шину синхронизации соединен с входами записи блоков ,памяти констант и временных интервалов, выход двенадцатого блока соединен с вторым информационным входом коммутатора констант, выход которого соединен с информационным входом блока памяти констант, выход тринадцатого блока элементов И через внутреннюю шину адреса соединен с первыми информационными входами компаратора, выход которого соединен с вторым входом обращения блока памяти временных интервалов, третьим входом обращения блока памяти констант, счетным входом второго счетчика, третьим входом пятнадцатого блока элементов И, единичным входом третьего триггера и входом записи третьего счетчика, выход переполнения которого соединен с единичным входом четвертого триггера, пятый выход первого дешифратора соединен с тактовым входом второго дешифратора и нулевыми входами третьего и четвертого триггеров, прямые выходы которых соединены соответственно с первым входом четвертого элемента И и вторым входом шестого элемента ИЛИ, выход генератора импульсов соединен с вторым входом четвертого элемента И, выход которого соединен со счетным входом третьего счетчика, третий выход второго дешифратора соединен с управляющим входом коммутатора констант, выход второго счетчика соединен с адресными входами блоков памяти констант и временных интервалов, выход третьего регистра соединен с вторым информационным входом компаратора, выход четвертого блока элементов И через выходнуюшину синхронизациисоединен с входом разрешениякомпаратора.комитета СС ении и открытии 35, Раушская на п 4/5 113 Производствен лиграфическое предприятие, г, Ужгород, ул, Проектна5984 2 5 1 О 15 20 25 30 35 40 45 50 55 1 131Изобретение относится к области вычислительной техники и может быть использовано при создании микроЭВМ микроконтроллеров и других устройств на основе микропроцессоров.Целью изобретения является расширение функциональных возможностей устройства эа счет имитации временных характеристик блоков ввода-вывода отлаживаемого устройства.На фиг.1 и 2 представлена схема предлагаемого устройства цля отладки программно-аппаратных блоков.Устройство .содержит коммутатор 1 адреса, второй дешифратор 2, коммутатор 3 констант, второй счетчик 4, третий регистр 5, компаратор 6, блок 7 синхронизации, первый счетчик 8, блок 9 памяти переадресации, блоки 10 и 11 памяти констант и временных интервалов соответственно, третий счетчик 12, второй регистр 13, первый дешифратор 14, блоки памяти адреса и данных 16, пятнадцатый блок элементов И 17, шестой элемент ИЛИ 1,8, третий 19 и четвертый 20 триггеры, четвертый И 21, генератор 22, седьмой 23, восьмой 24, третий 25, первый 26, второй 27 и шестой 28 блоки элементов И, первый регистр 29, элемент 2 И-ИЛИ 30, коммутатор 31 управляющих сигналов, четвертый 32, девятый 33, десятый 34, пятый 35, одиннадцатый 36, тринадцатый 37, четырнадцатый 38, пятнадцатый 39 блоки элементов И, второй элемент И 40, первый элемент ИЛИ 41, одновибратор 42, второй 43 и первый 44 триггеры, четвертый элемент ИЛИ 45, первый элемент И 46, третий элемент ИЛИ 47, третий элемент И 48, пятый 49 и второй 50 элементы ИЛИ, блок 51 сравнения, третий 52, второй 53, первый 54 и четвертый 55 входы элемента 2 И-ИЛИ, вход 56 запуска, первый 57, второй 58 и третий 59 тактовые входы блока синхронизации, второй 60 и первый 61 выходы блока синхронизации, третий 62, первый 63, второй 64 входы записи, первый информационный 65 прямого доступа бб и второй информационный 67 выходы блока памяти переадресации, первый 68, второй 69 входы обращения, вход 70 записи и третий вход 71 обращения блока памяти констант, первый 72, второй 73 входы обращения и вход 74 записи блока памяти временных интервалов, первые 75 вторые 76, третьи 77 входы пятнадцатого блока элементов И, вторые 78, первые 79, третьи 80 входы седьмого блока элементов И, вторые 81, первые 82, третьи 83 входы восьмого блока элементов И, третий 84, второй 85, первый 86 входы записи, первый 87, четвертый 88, третий 89, второй 90 разрядные выходы первого регистра, первый информационный 91, третий 92, второй 93 и первый 94 управляющие, второй 95 и третий 96 информационные входы, первый 97, второй 98, четвертый 99, третий 100 выходы коммутатора управляющих сигналов, второй 101 и первый 102 входы разрешения, первый 103, второй 104, третий 105, четвертый 106 информационные входы блока сравнения, старшие четыре разряда входной шины107 адреса, входы 108 приема и выдачи информации, передаваемой или поступающей по входной шине 109 данных, младшие разряды входной шины 110 адреса, входы признака обращения к портам ввода-вывода 111 и начала цикла 112, вход блокировки входной шины 113 синхронизации, выходы коммутатора 114 адреса, старшие четыре разряда внутренней шины 115 адреса, выходы приема и выдачи информации внутренней двунаправленной шины 116 синхронизации, вчутренняя шина 117 данных, младшие разряды. внутренней шины 118 адреса, входы 119 и 120 готовности и запроса прерывания входной шины синхронизации соответственно, выходы готовности 121 запроса . прямого доступа 122, инициализации 123, блокировки 124; входы признака обращения к портам ввода-вывода 125, приема и выдачи информации 126, подтверждения прямого доступа 127, начала машинного цикла 128 выходной шины синхронизации, старшие четыре 129 и оставшиеся: 130 разряды выходной шины адреса, вход запроса прямого доступа входной шины 131 синхронизации.Устройство работает под управлением управляющей микроЭВМ, в качестве которой может быть использована, например, микроЭВМ УВСи обеспечива-. ет отладку устройств на основе микропроцессоров, например, К 580 ИК 80 или 8080 (ф,1 БТЕЕ). Системная шина управляющей микроЭВМ подключается к входным шинам устройства для отладки программно-аппаратных блоков. Выходные шины устройства подключаются к шинам отлаживаемой микроЭВМ. Устрой3 131598ство может работать в одном из двухрежимов: режиме управления и режимепрбгона программы,В режиме управления управляющаямикроЗВМ осуществляет обмен информацией с внутренними блоками устройст 5ва отладки, памятью и портами вводавывода отлаживаемой микроЭВМ, а также внутренними узлами микропроцессорапоследней. Рассмотрим работу устройства в режиме управления. Работойустройства в этом режиме управляетблок, включающий блок 7 синхронизации,регистр 13 и дешифратор 14. Для обращения к тому или иному блоку устройства отладки управляющая микроЗВМустанавливает через шину 110 адресана входах 56 блока 7 синхронизацииадрес, логически являющийся однимиз портов ввода-вывода управляющеймикроЭВМ, на информационных входахрегистра 13 через шину 109 данных -код блока устройства отладки, к которому производится обращение,. а на входе 57 блока синхронизации через выход 111 - сигнал признака обращенияк порту ввода-вывода. При поступлениина вход 59 синхронизатора через выход 108 сигнала выдачи информацииуправляющей микроЭВМ на выходе 60появляется сигнал записи в регистр13. После записи кода блок синхронизации начинает подсчет сигналов начала машинного цикла управляющей микроЗВМ, поступающих через выход 112 навход 58 синхронизатора. На седьмомцикле на выходе 61 синхронизаторапоявляется сигнал, включающий дешифратор 14 и блокирующий обращение кпамяти и портам ввода-вывода управляющей микроЭВМ (выход 1 13), Привключении дешифратора 14 на одном изего выходов (в зависимости от кода,ранее записанного в регистр 13) появляется сигнал обращения к соответствующему блоку устройства отладки.Первый выход дешифратора 14 управляет загрузкой информации в блок 9 памяти переадресации. В этот блок загружается информация о состоянии каждого сегмента памяти, адресуемой отлаживаемой микроЭВМ. При этом весь объемадресуемой памяти разбивается на 16сегментов, определяемых четырьмястаршими разрядами адреса, 55Для каждого сегмента указывается:защищен ли он (разрешено ли к немуобращение), находится ли в отлаживаемой микроЭВМ или в управляющей микро 4 4ЭВМ, В последнем случае указываетсясегмент памяти управляющей микроЭВМ,соответствующий данному сегменту памяти отлаживаемой микроЭВМ, Эта информация записывается в блок 9 памяти переадресации по информационнымшинам управляющей микроЭВМ, подключенным к информационным входам блока9 памяти переадресации через входнуюшину 109 данных. Адрес, по которомузаписывается эта информация, определяется адресом на четырех старших адресных шинах управляющей микроЭВМ,подключенных к первым информационнымвходам коммутатор 1 через входнуювину 107 адреса. При появлении навыходе дешифратора 14 сигнала обращения к блоку 9 памяти переадресации,по входу 62 включается блок 9 памятипереадресации, а старшие четыре раз-ряда адреса управляющей микроЭВМ через коммутатор 1 поступают на адресные входы блока 9 памяти переадресации. Запись в блок 9 памяти переадресации производится при подаче наего вход 63 сигнала выдачи информацииуправляющей микроЗВМ через выход108. Пятый выход дешифратора 14 устанавливает в исходное (нулевое) состояние триггеры 19 и 20 и, кроме того, включает дешифратор 2, которыйуправляет загрузкой информации всчетчик 4, блок 10 памяти констант,блок 11 памяти временных интервалови регистр 5. Каждое из этих устройстввыбирается в зависимости от кода надвух старших адресных шинах управляющей микроЭВМ, подключенных к адреснымвходам дешифратора 2 через входнуюшину 107 адреса. В блок 10 памяти конконстант через входную шину 109 данныхн коммутатор 3 загружаются константы,которые должны считываться при последовательных обращениях к имитируемому устройству ввода. В блок памятивременных интервалов загружаются кодывременных интервалов между обращениями к имитируемому устройству вводавывода. Запись производиться при подаче на вход 108 сигнала выдачи информации управляющей микроЭВМ. Адресячейки блока 10 памяти констант иблока 11 памяти временных интервалов,в которые производится запись, предварительно записывается в счетчик 4через входную шину 110 адреса. Адрес имитируемого устройства ввода-вывода записывается в регистр 5 черезвходную шину 109 данных.Второй выход дешифратора 14 управляет обращениями к памяти и портам ввода-вывода отлаживаемой микроЭВМ, а также обращениями к внутренним узлам микропроцессора последней. Для обращения к памяти отлаживаемой мик- роЭВМ в регистре 29 предварительно устанавливается сигнал "Запрос прямого доступа", передающийся через элемент ИЛИ 50 и вход 122 выходной шины синхронизации на шину сигнала "Запрос прямого доступа" отлаживаемой микроЭВМ. При поступлении этого сигнала микропроцессор отлаживаемой микроЭВМ отключается от шин и позволяет осуществить прямой доступ к памяти. Дешифратор 14 вырабатывает сигнал обращения к отлаживаемой микро- ЭВМ, который поступает на вход 55 элемента 2 И-ИЛИ 30 и вход 96 коммутатора 31 управляющих сигналов. Эти узлы представляют собой комбинационные схемы, управляющие передачей управляющих адресных и информационных сигналов управляющей микроЭВМ на шины отлаживаемой микроЭВМ через блоки элементов И 32-35 при обращении к памяти, портам ввода-вывода или внутренним узлам микропроцессора отлаживаемой микроЭВМ, передачей управляющих адресных и информационных сигналов отлажинаемой микроЭВМ на внутренние шины устройства отладки через блоки элементов И 36-39 в режиме прогона программы отлаживаемой 5 131598Третий выход дешифратора 14 управляет обращениями к блоку 51 сравнения и к регистру 29. Выбор каждого из,этих блоков производится в зависимости от кода на трех младших адрес 5 ных шинах управляющей микроЭВМ, подключенных к входам 104 блока 85 сравнения и регистра 29. В блок сравнения записываются адреса точек останова программы. Эти адреса записывают ся в блок сравнения по информационным шинам управляющей микроЭВМ, подключенным к входам 103 блока сравнения. Запись производится при поступлении на вход 102 сигнала выдачи информа ции управляющей микроЭВМ, сигнала обращения на вход 101 и при коде адреса 0 (вход 104).В регистре 29 устанавливаются следующие сигналы, управляющие отлажи ваемой микроЭВМ: "Сброс" (выход 87), "Готов" (выход 89), "Запрос прямого доступа" (выход 88), "Блокировка" (выход 90). Назначение этих сигналов следующее: Сигнал "Сброс" - сигнал 25 инициализации, после поступления которого микропроцессор отлаживаемой микроЭВМ начинает обращение к нулевой ячейке памяти. Сигнал "Готов" высоким уровнем разрешает работу мик ропроцессора отлаживаемой микроЭВМ, а низким уровнем останавливает его. При низком уровне сигнала Готов" микропроцессор останавливается на обращении к очередной ячейке памяти или порту ввода-вывода и не заканчивает это обращение до тех пор, пока уровень сигнала Готов не станет высоким. Сигнал Запрос прямого доступа" отключает микропроцессор отлаживаемой 40 микроЭВМ от шин последней, позволяя тем самым осуществить прямой доступ к ее памяти. Сигнал "Блокировка" запрещает обращение к памяти и портам ввода-вывода отлаживаемой микроЭВМ. 45 Установка этих сигналов производится по информационным шинам управляющей микроЭВМ, подключенным кинформационным входам регистра управления. Установка производится при подаче на 50 вход 86 сигнала выдачи информации управляющей микроЭВМ и коде адреса "1" (вход 85).Четвертый выход дешифратора 14 управляет обращениями к блокам памяти 55 адреса 15 и данных 16. В режиме управления из этих блоков считывается информация о коде выполнения программы отлаживаемой микроЭВМ, записанная 4 6в блоки памяти адреса и данных в режиме прогона программы. Эта информация включает состояние адресных и информационных шин отлаживаемой микро- ЭВМ в каждом машинном цикле. Адрес ячейки блока памяти адреса и блока памяти данных, поступающий на информационные входы счетчика 8, записывается в счетчик при поступлении на его вход параллельного занесения сигнала обращения к блокам памяти адреса и данных. Этот же сигнал стробирует блок элементов И 23 или блок элементов И 24, через которые информация из блоков памяти адреса и дан" ных поступает на информационные шины управляющей микроЭВМ. Блок элементов И 23 стробируется уровнем логического "0" на младшем разряде входной шины адреса (вход 80), а блок элементов И 24 стробируется уровнем логическойна младшем разряде входной шины адреса (вход 83).59848 10 15 20 25 30 35 40 45 50 55 где у - сигнал на выходе элемента 2 И-ИЛИ 30 х - сигнал на входе 53ф 3(сигнал приема информации управляющей микроЭВМ); х - сигнал на входе 55 (сигнал обращения к отлаживаемой микроЭВМ);х - сигнал на входе 54 (признак прямого доступа отлаживаемой микро- ЭВМ к памяти управляющей микроЭВМ); х - сигнал на входе 52 (сигнал вы 3 Хдачи информации отлаживаемой микро- ЭВМ, переданный на внутреннюю шину устройства отладки);коммутатор управляющих сигналов 31у - хл ху (2) где х - сигнал обращения к отлажи 96ваемой микроЭВМ; х 9- сигнал с нулевого выхода триггера 44 (при отсутствии обращения к внутренним узлам микропроцессора отлаживаемой микроЭВМ имеет уровень логической "1");у 9 (х 9 ьл хауз , Ч (х 9 л хэви)(3) где х 9- сигнал выдачи информации управляюшей микроЭВМ; х, - признак прямого доступа; х - сигнал приема информации отлажйваемой микроЭВМ;у 99= (хз 9 ч х 9 ь) л х 9, (4) где х - сигнал включения дешифрато 9 Фра 14, т.е. признак обращения управляющей микроЭВМ к блокам устройства отладки;.(5)Таким образом, если производится запись в память отлаживаемой микро- ЭВМ, в соответствии с выражениями (2) и (3) стробируются блоки элементов И 32-35 и управляющие адресные, информационные сигналы управляющей микроЭВМ передаются на шины отлаживаемой микроЭВМ. При чтении информации из памяти отлаживаемой микроЭВМ направление передачи адресных и управляющих сигналов остается таким же, как и в режиме записи, а направление передачи информационных сигналов ме 7 131микроЭВМ и передачей информационныхсигналов с внутренних шин устройстваотладки на шины управляющей микроЭВМ через блок элементов И 28 припрямом доступе отлаживаемой микроЭВМк памяти управляющей микроЭВМ и при.чтении информации из отлаживаемоймикроЭВМ. Узлы реализуют следующиелогические выражения:элемент 2 И-ИЛИ 30 у (х Лх )Ъ(х л х),няется на противоположное, так как в соответствии с выражениями (3) и (5) блок элементов И 35 блокируется, а блок элементов И 39 стробируется. Сигналы с информационных шин отлаживаемой микроЭВМ через блок элементов И 39 поступают на внутренние шины 117 данных, а оттуда через блок элементов И 28, который стробируется в соответствии с выражением (1), поступают на информационные шины управляющей микроЭВМ через входную шину данных. Таким образом, информация из отлаживаемой микроЭВМ считывается на информационные шины управляющей микроЭВМ,Для обмена информацией с внутренними узлами микропроцессора отлаживаемой микроЭВМ в регистре 29 предварительно устанавливается сигнал "Блокировка" (выход 90) и снимается сигнал "Готов" (т.е. на выходе 89 регистра управления устанавливается уровень логического "0") . Сигнал "Готов" с выхода 89 регистра 29 управления через элемент ИЛИ 49 и вход 121 поступает на шину сигнала "Готов" стлаживаемой микроЭВМ, Сигнал "Блокировка" с выхода 90 регистра 29 управления через управляющий выход 124 поступает на шину сигнала "Блокировка" отлаживаемой микроЭВМ. Затем дешифратор 14 вырабатывает сигнал обращения к отлаживаемой микроЭВМ. При совпадении этого сигнала с сигналом "Блокировка" сигнал уровня логической "1" с выхода элемента И 40 через одновибратор 42 устанавливает по Б- входу триггеры 43 и 44. Сигнал уровня логической "1" поступает на вход элемента И 46, а сигнал уровня логического "0" с нулевого выхода триггера 43 поступает на вход элемента ИЛИ 47. Так как в начале машинного цикла управляющей микроЭВМ сигналы выдачи информации и приема информации (входы 108) отсутствуют (логический "0"), на выходах элементов И 46 и ИЛИ 49 сохраняются уровни логического "0", а на выходе элемента ИЛИ 47 появляется сигнал уровня логического "0". Таким образом, при обращении управляющей микроЭВМ к микропроцессору отлаживаемой микроЭВМ на шине "Готов" управляющей микроЭВМ (выход 119) и шине "Готов" отлаживаемой микроЭВМ (выход 121) устанавливается логический "0"). Сигнал с единичного выхода тригтриггера 44 через элемент ИЛИ 50 ус 9 131598 танавливает уровень логической "1" сигнала "Захват" (шина 122) отлаживаемой микроЭВМ. Сигнал с нулевого выхода.триггера 44 поступает на вход 95 коммутатора управляющих сигналов 31 и в соответствии с выражениями (2) и (4) блокирует прохождение адресных и управляющих сигналов через блоки элементов И 32, 33, 34, 36, 37 и 38. Таким образом, в этом режиме произво О дится обмен только информационными сигналами. Обмен информационными сигналами осуществляется так же, как и в режиме обращения к памяти отлаживаемой микроЭВМ. 15Если управляющая микроЭВМ выполняет запись во внутренние узлы микропроцессора отлаживаемой микроЭВМ, то при появлении логической "1" на выходе 108 выдачи информации из управляю О щей микроЭВМ на выходе элемента И 46 появляется сигнал логической "1", который блокирует элемент ИЛИ 49 и устанавливает логическую "1" на входе "Готов" (121) отлаживаемой микроЭВМ В 25 результате этого микропроцессор отлаживаемой микроЭВМ заканчивает цикл приема информации и задним фронтом сигнала приема информации отлаживаемой микро- ЭВМ через элемент ИЛИ 41 по С-входу 3 О сбрасывает триггер 43. При этом сигнал логической "1" с нулевого выхода триггера 43 блокирует элемент ИЛИ 47 и на на шине "Готов" управляющей микроЭВМ устанавливается логическая "1". После 35 этого управляющая микроЭВМ заканчивает свой цикл выдачи информации. После того, как микропроцессор отлаживаемой микроЭВМ закончил свой цикл, он вьщает сигнал Подтверждение прямого дос О тупа" уровня логической "1" на управляющий вход 127, Этот сигнал по К- входу сбрасывает триггер 44. На единичном выходе этого триггера появляется логический "О" и на шине 122 "Запрос прямого доступа" также устанавливается логический О, т. е. сигнал "Запрос прямого доступа" снимается, После этого сигнал "Подтверждение прямого доступа также снимается и 5 О микропроцессор отлаживаемой микроЭВМ переходит в состояние ожидания (низкий уровень сигнала "Готов" ). Когда управляющая микроЭВМ выполняет цикл приема информации из внутренних узлов 55 микропроцессора отлаживаемой микро- ЭВМ, последний соответственно производит цикл выдачи информации. Начало обращения протекает так же, как в 4 1 Оописанном режиме. После установки триггеров 43 и 44 в состояние "1" при появлении сигнала приема информации уровня логической "1" на одном из управляющих входов 108 блокируется элемент ИЛИ 47 и устанавливается сигнал на входе уровня логической "1" "Готов" управляющей микроЭВМ. После этого управляющая микроЭВМ заканчивает цикл приема информации и задним фронтом сигнала приема информации через элемент ИЛИ 4 1 сбрасывает по С- входу триггер 43. При этом на выходе элемента И 48 появляется логическая "1", которая блокирует элемент ИЛИ 49 и на входе "Готов" отлаживаемой мик- роЭВМ появляется сигнал уровня логической "1", После этого микропроцессор отлаживаемой микроЭВМ заканчивает цикл выдачи информации и выдает на управляющий вход 127 сигнал "Подтверждение прямого доступа", сбрасывающий триггер 44. При этом сигналы "Запрос прямого доступа" и "Готов" снимаются (логический "О") и микропроцессор отлаживаемой микроЭВМ переходит в состояние ожидания.После обмена информацией с внутренними блоками устройства отладки, памятью отлаживаемой микроЭВМ и внутренними узлами микропроцессора отлаживаемой микроЭВМ управляющая микро- ЭВМ переводит устройство отладки в режим прогона программы. Для этого в регистре 29 снимаются сигналы "Сброс", "Запрос прямого доступа", "Блокировка" и устанавливается уровень логической "1" сигнала "Готов". Микропроцессор отлаживаемой микроЭВМ начинает выполнять программу.Информация с шин отлаживаемой мик- роЭВМ через блоки элементов И 36-39, которые стробируются в соответствии с выражениями (4) и (5) поступает на внутренние шины устройства отладки. Информация с адресных и информационных шин поступает на информационные входы блоков памяти адреса 15 и данных 16. Запись информации в эти блоки производится сигналами приема или выдачи информации отлаживаемой микро-. ЭВМ (выходы 116) . Сигналом начала машинного цикла отлаживаемой микро- ЭВМ на управляющем входе 128 содержимое счетчика 8 увеличивается на 1. Таким образом, информация о состоянии адресных и информационных шин отлаживаемой микроЭВМ в следующем машинном цикле запишется в следующие ячей11 1359 ки блоков памяти адреса 15 и дан-. ных 16.На вторые информационные входы коммутатора 1 поступают сигналы с четырех старших адресных шин отлаживае 5 мой микроЭВМ (группа шин 115), определяющие номер сегмента памяти отлаживаемой микроЭВМ, а на вторые информационные входы компаратора 6 поступают сигналы с восьми младших адрес ных шин отлаживаемой микроЭВМ (группа шин 118), .определяющие номер адресуемого порта ввода-вывода. В режиме прогона программы сигналы с четырех старших адресных шин отлаживаемой микроЭВМ через коммутатор 1 поступают на адресные входы блока 9 памяти переадресации. Выбор блока 9 памяти переадресации или компаратора 6 определяется сигналом признака обращения 2 О к порту ввода-вывода отлаживаемой микроЭВМ, поступающим на управляющий вход 125. Если этот сигнал имеет уровень логического "0" (обращение к памяти), то по входу 64 включается блок 25 9 памяти переадресации. Если этот сигнал имеет уровень логической "1" (обращение к порту ввода-вывода), то включается компаратор 6. При обращении к памяти иэ блока 9 памяти пе реадресации считывается записанная в режиме управления информация о текущем сегменте памяти отлаживаемой мик- роЭВМ. Если сегмент памяти, номер которого установлен, защищен, на выхочде 67 блока 9 памяти переадресации считывается логическая "1", которая через элементы ИЛИ 18 и 45 и управляющий вход 120 устанавливает сигнал Запрос Прерывания для управляющей 4 р микроЭВМ, а через элемент ИЛИ 60 - сигнал Запрос прямого доступа" для отлаживаемой микроЭВМ. Выполнение программы микропроцессором отлаживаемой микроЭВМ прекращается:а сигнал За прос Прерывания" сигнализирует управляющей микроЭВМ о необходимости перевода устройства отладки в режим управления. Если сегмент памяти находится в управляющей микроЭВМ, то на выходе 66 блока 9 памяти переадресации считывается логическая "1", которая через управляющий вход 131 вырабатывает сигнал "Запрос прямого доступа" для управляющей микроЭВМ, инициирующий прямой доступ к памяти управляющей микроЭВМ и стробирующий блоки элементов И 25-27. Код номера сегмента памяти, к которому должно про 84 12изводиться обращение (старшие четыре разряда адреса), считывается с выходов 65 блока памяти переадресации 9 и поступает на первые входы группы элементов И 26, Этот код номера сег- . мента, а также одиннадцать младших разрядов адреса (не модифицируемые) и сигналы приема и выдачи информации через блоки элементов И 25 и 27 поступают на соответствующие шины управляющей микроЭВМ. В случае чтения информации из памяти управляющей микро- ЭВМ в соответствии с выражением (3) стробируется блок элементов И 35, и информация из памяти управляющей микроЭВМ считывается на информационные шины отлаживаемой микроЭВМ. В случае записи информации в память управляющей микроЭВМ в соответствии с выражением (1) стробируется блок элементов И 28 и информация с информационных шин отлаживаемой микроЭВМ поступает на информационные шины управляющей микроЭВМ. При обращении к порту ввода-вывода включается компаратор 6. При совпадении адреса порта ввода-вывода,;к которому производится обращение,с адресом имитируемого порта, хранящимся в регистре 5, на выходе компаратора 6 появляется .сигнал уровня логической "1". Этот сигнал включаетблоки памяти констант 10 и временныхинтервалов 11. Код временного интервала из последнего тем же сигналомзаносится в счетчик 12. Кроме того,сигнал с выхода компаратора 6 устанавливает по Б-входу триггер 19 иимпульсы с выхода генератора 22 черезэлемент И 21 начинают поступать насчетный вход счетчика 12. Если производится обращение к устройству ввода, то информация из блока 10 памятиконстант через блок элементов И 17,который стробируется сигналом приемаинформации отлаживаемой микроЭВМ повходу 75 и сигналом с выхода компаратора 6 к входу 77 считывается наинформационные шины отлаживаемоймикроЭВМ. Если производится обращение к устройству вывода, то информация с информационных шин отлаживаемоймикроЭВМ, поступающая на внутренниеинформационные шины устройства отладки, через коммутатор 3 записываетсяв блок 10 памяти констант,Счетчик 12 производит подсчет времени между обращениями к имитируемому55изобретения формула Устройство для отладки программноаппаратных блоков, содержащее комму 13 13159 устройству ввода-вывода. После того, как в счетчик занесен код временного интервала из блока памяти временных интервалов начинается реверсивный счет импульсов, поступающих от генератора 22.Превышение промежутком времени между обращениями отлаживаемой микро- ЭВМ к имитируемому порту того отрезка времени, который задан кодом вре менного интервала, квалифицируется как ошибка. В этом случае счетчик 12 считает до нуля и сигнал с его выхода заема устанавливает триггер 20. Сигнал с единичного выхода этого тригге ра через элементы ИЛИ 18 и 45 устанавливает сигнал Запрос прерывания" для управляющей микроЭВМ, а через элемент ИЛИ 50 - сигнал "Запрос прямого доступа" для отлаживаемой микроЭВМ, Выполнение программы микропроцессором отлаживаемой микроЭВМ прекращается,После окончания обращения к имитируемому порту ввода-вывода задним фронтом сигнала с выхода компаратора 25 б содержимое счетчика 4 увеличивается на единицу и при следующемобращении к имитируемому устройству ввода-вывода производится обращение к следующей .ячейке блоков памяти констант и вре менных интервалов.На входы 105 и 10 б блока 51 сравнения поступают адресные сигналы отлаживаемой микроЭВМ, гце они сравниваются с адресами точек останова прогона программы, записанными в режиме управления. При совпадении текущего адреса, .установленного на шинах отлаживаемой микроЭВМ, с адресом одной из точек останова, на выходе блока срав нения вырабатывается сигнал уровня логической " 1", устанавливающей через элемент ИЛИ 45 и управляющий вход 120 сигнал Запрос прерывания" для управляющей микроЭВМ, а через элемент ИЛИ 50 и управляющий вход 122 - сигнал "Запрос прямого доступа" для отлаживаемой микроЭВМ. После получения сигнала Запрос прерывания управляю щая микроЭВМ переводит устройство от ладки в режим управления и производит анализ кода выполнения программы, информация о котором записана в блоках памяти адреса 15 и данных 16. 84 14татор адреса, блок памяти переадресации, четырнадцать блоков элементов И, элемент 2 И-ИЛИ, коммутатор управляю 1 щих сигналов, блок синхронизации,первый и второй регистры, первый дешифратор, первый счетчик, блок памяти данных, блок памяти адресов, блок сравнения, три элемента И, пять элементов ИЛИ, одновибратор и два триггера, причем первый выход блока синхронизации через входную шину синхронизации устройства соединен с тактовым входом дешифратора, с первым управляющим входом коммутатора управляющих сигналов, входом признака прямого дос-. тупа, блока памяти переадресации, с первымвходом первого, второго и третьего блоков элементов И, с первым . информационным входом коммутатора управляющих сигналов, с первым входом элемента 2 И-ИЛИ, с выходом третьего блока элементов И, с первым входом записи блока памяти переадресации, с вторым входом элемента 2 И-ИЛИ, с первым входом записи первого регистра, с вторым информационным входом коммутатора управляющих сигналов, с входом разрешения блока сравнения, с первым входом четвертого блока эле ментов И и с первыми входами первого,второго и третьего элементов ИЛИ, с входами третьего и четвертого элементов ИЛИ и с первым входом первого элемента И, первый, второй и третий тактовые входы блока синхронизациичерез входную шину синхронизации соединены с тактовыми входами устройства,информационные входы блока памяти переадресации через входную шину данных устройства соединены с первым входом пятого блока элементов И, первым информационным входом блока сравнения, информационными входами первого и второго регистров и выходами шестого, седьмого и восьмого блоков элементов И, выходы первого и второго блоков элементов И через входную шину адреса устройства. соединены с первыми входами девятого и десятого блоков элементов И, с вторым информационным входом блока сравнения, с входом за- . пуска блока синхронизации, информационным входом первого счетчика, первыми входами седьмого и восьмого блоков элементов И, первым информационным входом коммутатора адреса и вторым входом записи первого регистра, счетный вход первого счетчика через выходную шину синхронизации устройст,15 131 ва соединен с входом установки в "О" первого триггера, с третьим управляющим входом коммутатора управляющих сигналов, с вторым входом первого элемента ИЛИ, вторым входом записи блока памяти, переадресации, выходом четвертого блока элементов И с первым входом одиннадцатого блока элементов И, с выходами второго и пятого элементов ИЛИ, с первым входом второго элемента И, тактовым входом перф вого триггера, входом установки в "О" второго триггера и с первым и вторым разрядными выходами первого 1 регистра, выход одиннадцатого блока элементов И через внутреннюю двунаправленную шину синхронизации соединен с третьим входом элемента 2 ИИЛИ, вторым входом третьего блока элементов И, и входами записи блоков памяти адреса и данных, выход двенадцатого блока элементов И -через внутреннюю шину данных соединен с первым .входом шестого блока элементов И и информационными входами блока памяти, выходы тринадцатого и четырнадцатого блоков элементов И через внутреннюю шину адреса соединены с вторым входом второго блока элементов И, вторым информационным входом коммутатора адреса, информационным входом блока памяти адреса и с третьим информацион ным входом блока сравнения, выход равенства которого соединен с первым входом четвертого элемента ИЛИ, первый выход первого дешифратора соединен с третьим входом записи блока переадресации и управляющим входом коммутатора адреса, выходы которого соединены с адресными входами блока памяти переадресации, второй выход первого дешифратора соединен с вторым входом второго элемента И, четвертым входом элемента И-ИЛИ, с вторым информационным входом коммутатора управляющих сигналов, первый выход которого соединен с вторыми входами четвертого, девятого и десятого блоков элементов И, второй и третий выходы коммутатора управляющих сигналов ,соединены соответственно с вторым входом пятого блока элементов И и первым входом двенадцатого блока элементов И, четвертый выход коммута. тора управляющих сигналов соединен с вторым входом, одиннадцатого блоков элементов И и первыми входами тринадцатого и четырнадцатого блоков элементов И, третий выход первого де 5984 16шифратора соединен с вторым входомразрешения блока, сравнения и третвимвходом записи первого регистра, третий и четвертый выходы которого соединены соответственно с первым входомпятого элемента ИЛИ и вторым входомвторого элемента ИЛИ, четвертый выход первого дешифратора соединен свторыми входами седьмого и восьмогоблока элементов И и входом записи первого счетчика, выходы которого соединены с адресными входами блоков памяти адреса и данных, выходы которых фсоединены с третьими входами соответственно седьмого и восьмого элементов И, второй выход блока синхронизации соединен с входом записи второго регистра, выход которого соединен с адресным входом первого дешифратора, выход элемента 2 И-ИЛИ соединен с вторым входом шестого блокаэлементов И, выход пятого блока элементов И через выходную шину данныхсоединен с вторыми входами двенадцатого блока элементов И, выходы девятого и десятого блоков элементов Ичерез выходную шину адреса соединеныс вторыми входами тринадцатого и четырнадцатого блоков элементов И соответственно, информационный выходблока памяти переадресации соединенс вторым входом первого блока элементов И, выход второго элемента Ичерез одновибратор соединен с единичными входами первого и второго триггеров, прямой выход второго и инверсный выход первого триггеров соединены соответственно с вторым входомпервого элемента И и третьим инфор О мационным входом коммутатора управляющих сигналов, выход первого эле-мента ИЛИ соединен с тактовым входомвторого триггера, инверсный выходкоторого соединен с вторым входом 4 третьего элемента ИЛИ и первым входомтретьего элемента И, прямой выходпервого триггера соединен с вторымвходом третьего элемента И и третьимвходом второго элемента ИЛИ, информационные входы первого и второготриггеров соединены с шиной нулевогопотенциала устройства, выходы первогои третьего. элементов И соединены свторым и третьим входами пятого злеиманта ИЛИ, о т л и ч а ю щ е е с ятем, что, с целью расширения функциональных возможностей устройстваза счет имитации временных характеристик блоков ввода-вывода отлаживае