Устройство для обмена информацией

(5)4 С 06 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1 ь:;,. ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССРВ 554534, кл. С 06 Р 3/04, 1975.Авторское свидетельство СССРР 1160426, кл. С 06 Р 3/14, 1983.(54) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ(57) Изобретение относится к области вычислительной техники и пред.ЯО, 1278872 А 1 назначено для обмена информацией между ЭВМ, имеющей общую магистраль с совмещенными шинами "Адрес/"Данные", и периферийным устройством. Целью изобретения является повышение достоверности обмена информацией. Цель достигается тем, что в устройство, содержащее блок магистральных усилителей, блок дешифрации управляющих сигналов, селектор адреса и коммутатор данных, введены блок контроля по паритету,Р узел формирования контрольных разрядов, мультиплексор, узел элементов, И, буферный регистр, два элемента ИЛИ и элемент задержки. б ил.Изобретение относится к вычислительной технике и предназначено для обмена информацией между ЭВМ, имеющей общую магистраль с совмещенными шинами "Адресные", и периферийным 5 устройством.Целью изобретения является повышение достоверности обмена информацией.10На фйг,1 и представлена структурная схема устройства; на фиг.2-6 - функциональные схемы селектора адреса, схемы сравнения селектора адреса, блока дешифрации управляющих сиг. 15 налов, блока контроля по паритету. и блока ввода-вывода.Устройство содержит центральный процессор 1, интерфейсное устройство 2, блок 3 ввода-вывода, перифе 20 рийное устройство 4, шины 5 общей информационной магистрали, магистральный приемник 6 адреса 1 данных, узел 7 магистральных приемников сигналов управления, селектор 8 адреса, 25 блок 9 дешифрации управляющих сигналов, магистральный передатчик 1 О квитанции, блок 11 контроля по паритету и магистральный передатчик 12 данных. 30Селектор 8 адреса содержит (фиг.2) группу схем 13 сравнения, элемент И 14, элемент 15 задержки и элемент 16 сложения по модулю два.Каждый элемент 13 сравнения состоит из элементов И 17 и 18, элементов ИЛИ 19 и 20 (фиг.3).Блок 9 дешифрации управляющих сиг.налов содержит (фиг,4) элемент НЕ 21, триггер 22, элементы И 23-25, 40 элементы 26-28 задержки и элемент И ИЛИ 29.Блок 11 контроля по паритету состоит из узла 30 формирования контрольных разрядов, группы схем 31 45 сравнения и элемента И 32 (фиг.5).Блок 3 ввода-вывода содержит (фиг.6) магистральный приемник 33, узел 34 формирования контрольных разрядов, мультиплексор 35, буферный 50 регистр 36, коммутатор 37 данных, элемент 38 задержки, второй и первый элементы ИЛИ 39 и 40, узел 41 элементов И.Магистральные приемники 6 и 33, 55 магистральные приемники узла 7 и магистральные передатчики 10 и 12 об - разуют блок магистральных усилителей. На чертежах обозначены также линии 42-58 внутренних шин связей между элементами и устройства и линии 59 и 60 входов сигналов чтения и записи устройства и шина 61 информационного входа-выхода устройства.Шина 5 общей информационной магистрали организована согласно требованиям к совместной магистрали адреса данных, в которой сигналы управления имеют следующие обозначения: квитанция выставленного процессором адресаустройства или ячейки памяти (линия42)-ОБМ (" Обмен" ), запрос на чтение данных (линия 43) в . ДЧТ (" Данные читать"), квитанция записываемых данных (линия 44) - ДЗП - (" Данныезаписать ), квитанция вводимых в процессор данных или сигнал о завершении операции записи от адресованногоустройства (линия 45) - ОТВ (" Ответ" ).Устройство работает следующим образом. Процессор 1, установив на шинах 5 общей информационной магистрали код адреса, активизирует линию 42 сигнала ОБМ. Передний фронт сигнала ОБМ, поступившего через узел 7 на вход селектора 8, преобразуется с помощьюэлемента 15 задержки и элемента 16 вимпульс, по которому происходит сравнение кода адреса шин 5, поступившего через магистральныйприемник 6, и кода адреса устройства ввода-вывода 3, прошитого на первом входе селектора адреса 8. Поразрядное сравнение происходит на схемах 13 сравнения, при этом в каждом из них активизируется цепочка: элемент И 17элемент ИЛИ 20 - элемент И 18 (придвух логических 1 на первых двухвходах схемы сравнения) или цепочка:элемент ИЛИ-НЕ 19 - элемент ИЛИ 20 -элемент И 18 (при логических "0"),При совпадении всех разрядов активизируется выход элемента И 14, т,е,выход селектора 8 Этот. сигнал взводит триггер 22, что означает выбор .данного блока 3. При несовпаденииадресов устройство остается в исходном состоянии. Дальнейшее функционирование устройства при совпаденииадресов разбивается на два режима:записи (вывод данных из процессора 1в блок 3) и чтения (ввод данных впроцессор 1 из блока 3),В режиме записи процессор 1 устанавливает в линии 44 сигнал ДЗП, коСигнал ДЗП с выхода элемента И 24, задержанный элементом задержки 28 на время, необходимое блоку 3 для записи в буферный регистр 36, через ,элемент ИЛИ 29 и магистральный передатчик 10 выдается на линию 45 сигнала ОТВ и поступает в процессор 1, информируя егооб окончании операции. Процессор 1 снимает сигнал ОБМ, элемент НЕ 21 вырабатывает сигнал, сбрасывающий триггер 22, чем обеспечива ется приведение устройства в исходное состояние.В режиме чтения процессор 1 устанавливает в линию 43 сигнал ДЧТ, который через узел 7 активизирует элемент И 23. Последний вырабатывает сигнал чтения, который переключает коммутатор 37 и через элемент ИЛИ 40 открывает буферный регистр 36 по чтению. Данные из буферного регистра 36 через коммутатор 37 поступают на входы узла 11 и магистрального передатчика 12.Сигнал с выхода элемента И 23, задержанный элементом 26 задержки на время, необходимое блоку 3 для выдачи данных из буферного регистра 36, запускает узел 30 для обработки запрошенных процессором 1 данных. Сформированные узлом 30 контрольные разряды сравниваются на схеме 31 сравнения с контрольными кодами, считанными совместно со словом данных из буферного регистра 36. В случае совпадения на элементе И 32 формируется сигнал, поступающий на вход элемента И 25. На другой вход элемента И 25 подается сигнал с выхода элемента 26 задержки, задержанный элемен 35 40 45 50 данные из периферийного устройства 4 через мультиплексор 35 поступают вбуферный регистр 36,55 торый через узел 7 активизирует элемент И 24. Последний вырабатываетсигнал записи, который запускаетузел 34; Согласно протоколу интерфейса сигнал ДЗП сопровождает установленные на шинах 5 записываемые данные. Таким образом, через магистральный приемник 33 записываемая информация поступает на узел 34 и мультиплексор 35. Сигнал записи, задержанный элементом задержки 38 на время,необходимое для работы узла 34,переключает мультиплексор 35 и черезэлемент ИЛИ 39 открывает для записибуферный регистр 36. Таким образом,в буферный регистр 36 будет записаносшин 5 слово данных с контрольнымибитами, сформированными узлом 34. 5 Ю 5( 20 25 том 27 задержки на время, необходимое для работы блока 11. При отсутствии ошибки в запрошенных процессором 1 данных на выходе элемента И 25 возникает активный сигнал, который через элемент ИЛИ 29, магистральный передатчик 10 и линию 45 сигнала ОТВ поступает в процессор 1. Кроме того, сигнал с выхода элемента ОТВ поступает в процессор 1, Кроме того, сигнал с выхода элемента И 25 поступает на вход магистрального передатчика 12, открывая его тем самым для выдачи запрошенных данных на шины 5. Таким образом, процессор 1 получает сигнал ОТВ как квитанцию вводимых данных, установленных на шинах 5 общей магистрали. Считав данные, процессор 1 завершает режим аналогично режиму записи.В случае несравнения контрольных разрядов выход блока 1 остается в пассивном состоянии, вследствие чего не открывается элемент И 25, т.е. процессор 1 не получает сигнала ОТВ от блока 3. По истечении заданного временного интервала, например 1 О мкс, центральный процессор 1 снимает сиг,нал ОБМ и переходит на стандартную процедуру обработки внутреннего прерывания, соответствующего состояниюошибки в процедуре чтения данных. Буферный регистр 36 блока 3 доступен для периферийного устройства 4 записи и считыванию в моменты отсутствия обращения к нему со стороны центрального процессора 1. Сигнал чтения, формируемый на выходе периферийного устройства 4, через элемент ИЛИ 40 открывает буферный регистр 36 по . чтению, кроме того, этот сигнал открывает узел 41, так что данные из буферного регистра 36 через коммутатор 37и узел 41 поступают в периферийноеустройство 4. Сигнал записи, формируемый на выходе периферийного устройства 4, через элемент ИЛИ 39 открывает буферный регистр 36 по записи,формула изобретения Устройство для обмена информацией, содержащее блок магистральных усилителей, первый и второй информационные входы и первый информационныйвыход, группа управляющих входов ивыход сигнала квитанции которого являются соответственно адресным и информационным входами и информационным выходом, группой управляющих входов и выходом сигнала квитанции устройства, блок дешифрации управляющихсигналов, коммутатор данных и селектор адреса, информационный вход которого подключен к второму информационному выходу блока магистральных усилителей, а управляющий вход - к группе управляющих выходов блока магистральных усилителей и к группе информадионных входов блока дешифрацииуправляющих сигналов, разрешающий .вход которого соединен с выходом селектора адреса, а первый и второйвыходы - соответственно с входомсигнала квитанции и входом разрешения выдачи данных блока магистральных усилителей, третьим информационным входом подключенного к первомувыходу коммутатора данных, о т л ич а ю щ е е с я тем, что, с цельюповышения достоверности обмена данных, в него введены мультиплексор,узел элементов И, буферный регистр,узел формирования контрольных разрядов, блок контроля по паритету,два элемента ИЛИ и элемент задержки,причем первый выход коммутатора данных соединен с информационным входомблока контроля по паритету, синхронизирующий вход и выход которого подключены соответственно к информационному выходу и третьему входу блока дешифрации управляющих сигналов,четвертый выход которого соединен суправляющим входом коммутатора данных и первым входом первого элемента ИЛИ, а пятый выход - с разрешающим входом узла формирования контрольных разрядов и через элемент задерж,ки - с управляющим входом мульти 1 О 1 плексора и первым входом второгоэлемента ИЛИ, информационный вход узла формирования контрольных разрядовсоединен с третьим информационнымвыходом блока магистральных усилителей, первый информационный входмультиплексора подключен к третьемуинформационному выходу блока магистральных усилителей и выходу узлаформирования контрольных разрядов,2 О второй информационный вход мультиплексора и выход узла элементов И об,разуют информационный вход-выход устройства, выход мультиплексора соединен с информационным входом буферного регистра, выход и входы разрешения записи и чтения которого подключены соответственно к информационному входу коммутатора данных и выходам второго и первого элементов ИЛИ,ЗО вторые входы которых являются соответственно входами сигнала записии чтения устройства, информационныйи управляющий входы узла элементов Исоединены соответственно с вторым вы.35 ходом коммутатора данных и входомсигнала чтения устройства,.Иванов ПодписиР Производственно-полиграфическое предприятие, г,ужгород, ул,Проектная,Заказ б 840/48ВН Тираж 671 ИИПИ Государственного к по делам изобретений и 13035, Москва, Ж, Раушмитета СССоткрытийская наб д.