Устройство для сопряжения микропроцессорных внешних устройств с каналом ввода-вывода эвм

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 4 00671314 дд ЮЬ" .: д,ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(56) Авторское свидетельство СССР У 1043619, кл. О Об Р 3/04, 1982,Устройство сопряжения с каналом ЕС. Техническое описание Е 13,057.036 Т 01, 1978, с, 17-18. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОПРОЦЕССОРНЫХ ВНЕШНИХ УСТРОЙСТВ С КАНАЛОМ ВВОДА-ВЫВОДА ЗВМ(57) Изобретение относится к области вычислительной техники и может быть использовано в вычислительных комплексах для обмена информацией между ЭВМ и микропроцессорными внешними устройствами, Цель изобретения - расширение класса решаемых задач за счет обеспечения возможности обмена,ЯО 3278871 А 1 группы микропроцессорных вцешццхустройств с ЗВМ. Цель достигаетсятем, что в:устройство, содержащееблоки усилителей-приемников информации и управления канала, блоки усцлителец-передатчиков информации иуправления абонента, блоки заданияи сравнения адреса устройства управления внешним устройством, блокконтроля четности, дешифратор команд,блок управления, регистр команд иформирователь бита контроля четности,введены регистр начального адреса области обмена данными, блок формирования адресов микропроцессорной магцстРЪрали, регистр адреса вцсшнега устройства, регистр длины блока, бпок эледедтов И Фдридрдвадпд адреса дддден- Ята, регистр данных, регистр состояния и блок синхронизации, 2 з.п,ф-лы, 8 ил.1218871 21 И 22 РФ ггю геп 22 Уд григ 21 ИН 23 ШИ ЯОШ Ярес аМнцнща набпок 18 8 юнак упрйтнця(сдпака Й Одра ИУ (среецпора 16Нацапьная ыбсрка канала Уота ыЫа Ирес УВУс 6 тко 5127887 Шцна 2 Ицгнап пю вц)интал) ац Шцнаййцгнап ХаФшения ОйфацццШона 35 ййнапнцчпа 5 ыпспнинця апе1 цгнапчп ение"Т о Госуд и открытий ушская наб по делам 13035, Москвнешнего устройства, выходную шину5 34 начального адреса области обменаданными и шину 35 синхронизациимикропроцессорной магистрали.Блок 9 управления (Фиг. 2) содержит дешифратор 36 Фаз операций, регистр 37 фаз операций, дешифратор 38признаков управления, регистр 39 признаков управления, шифратор 40 управляющих сигналов абонента, регистр 41управляющих сигналов абонента.Блок 7 формирования адресов микропроцессорной магистрали (фиг, 3) содержит регистр 42 базового адреса области байтов состояния (ОБС), группыэлементов И 43 и 44, группу элементов ИЛИ 45, группу элементов И 46.Блок 15 элементов И Формированияадреса абонента (Фиг, 4) содержитгруппы элементов И 47 и 48.Блок 1 синхронизации (фиг. 5)содержит дешифратор 49 адреса, дешифратор 50 состояния, дешифратор 51 фаз,регистр 52 состояния микропроцессорной магистрали и регистр 53 фаз.Устройство работает следующим образом.Регистры 2,11,13,16 и 19 непосредственно взаимодействуют с двунаправленной шиной 24 микропроцессорноймагистрали, так что микропроцессор35 имеет возможность как записывать,таки считывать данные этихрегистров в соответствии с присвоенными имадресами.Для управления процессами обмена информации через шины 25, 27 и шину 2640прерывания служит блок 17 синхронизации, Блок 17 анализирует обращенияк названным регистрам устройства путем анализа адресов регистров на шине 25, сопровождаемых сигналами .на45шине 27 в соответствии с алгоритмомработы,Пример алгоритма работы блока 17ледующий. Устройство (фиг. 1) содержит блок 1 усилителей-приемников информации канала, регистр 2 начального адреса области обмена данными, блок 3 задания адреса устройства управления внешним устройством (УВУ), блок 4 сравнения адреса устройства управления внешним устройством, блок 5 контроля четности, дешифратор 6 команд, блок 7 формирования адресов микропроцессорной магистрали, блок 8 усилителей-приемников управления канала, блок 9 управления, регистр 1 О . команд, регистр 11 адреса внешнего устройства, блок 12 усилителей-передатчиков управления абонента, регистр13 длины блока, формирователь 14 бита контроля четности, блок 15 элементов И лормирования адреса абонента, регистр 16 данных, блок 17 синхронизации, блок 18 усилителей-передатчиков информации абонента, регистр 19 состояния, выходные информационную 20и управляющую 21 шины канала, входные управляющую 22 и информационную23 шины канала, микропроцессорную шину 24 данных, микропроцессорную шину25 адреса, микропроцессорную шину 26прерывания, микропроцессорную шину27 управления внешних устройств, шину 28 управляющих сигналов канала, линии 29 сравнения адреса управлениявнешним устройством и контроля четности, выходную шину 30 регистров Изобретение относится к вычислительной технике и может быть использовано в вычислительных комплексахдля обмена информацией между ЭВМ имикропроцессорными внешними устройствами,Целью изобретения является расширение класса решаемых задач за счетобеспечения возможности обмена группы микропроцессорных внешних устройств с ЗВМ.На фиг. 1 представлена блок-схема устройства; на фиг. 2-5 ; функциональные схемы блока управления, блока формирования адресов микропроцессорной магистрали, блока элементов ИФормирования адреса абонента и блокасинхронизации; на фиг, 6 - временнаядиаграмма работы устройства на этапе начапьной выборки; на Фиг. 7временная диаграмма работы блока элементов И формирования адреса абонентов; на фиг. 8 - временная диаграммаработы блока синхронизации,10, 13 и 16, шину 31 управляющих сигналов абонента, внутреннюю управляющую шину 32, выходную шину .33 адреса Сигнал выполнения операции "Чтение" ("Запись 1), выставленный на шине 27, распознается дешифратором 51, с которого управляющее воздействие направляется к дешифратору 49, чем обеспечивается разрешение расшифровки адреса на шине 25. Выставленный на шине 25 адрес распознается дешифратором 49, после чего активизируется линия шины 35, что обеспечивает коммутацию выбранного регистра устройства с магистралью. При наличии раэрешьпошего сигнала от блока9, передаваемого по шине 32, сигнал"Чтение" ( ".Запись" ) с шины 27 черездешифратор 50 поступает в регистр52, служащий для выработки сообщенияблоку 9 по шине 35 о начале выполнения операции на магистрали.Блок 9 по шине 32 посылает ответ- Оный сигнал завершения начатой операции. Этот сигнал с помощью дешифратора 51 и регистра 53 вырабатываетвнешний сигнал подтверждения выполненной операции, выставляемый на шине 27,Временная диаграмма работы блока17 представлена на фиг. 8.Блок 7 используется для выдачина шину 25 адресов ОЗУ микропроцессора внешних устройств (ВУ) как приоперациях обмена данными (случай адресации области данных ОЗУ при операциях чтения или записи блока данных), так и при процедурах чтениябайтов состояния, хранимых в областибайтов состояния (ОБС) ОЗУ, осуществляемых во время начальной выборкиустройства каналом, Байты состоянияв ОБС делятся на две категории. Кпервой относятся текущие байты состояния внешних устройств, подключенных к УВУ, которые характеризуют степень готовности ВУ начать выполнениеочередной канальной команды. При этом 35ВУ может быть в состоянии готовности,неготовности либо занятости.,К второй категории относятся типовые байты состояния ВУ, которые определяютво время начальной выборки ответ уст ройства каналу на поступление команды в случае готовности выбранного ВУ,Шестнадцатиразрядный регистр 2 предназначен как для хранения адреса 45 очередной ячейки ОЗУ при обмене данными, так и для хранения кода канальной команды во время выполнения начальной выборки (для чего используется младший байт регистра 2), 50Восьмиразрядный регистр 11 хранит адрес ВУ, с которыми связана текущая операция, Адрес ВУ загружается как из канала ЭВМ, так и программой микропроцессора (в случае передачи асинхронных байтов состояния ВУ).Шестнадцатиразрядный регистр 13 используется, с одной стороны, для хранения количества байтов данных,которое еще предстоит передать ,в операциях обмена данных), с другой стороны, програмл 1 а микропроцессора использует младший разряд регистра 13 для помещения заявки на передачу асинхронного байта состояния от ВУ.Восьмираэрядный регистр 16 предназначен для временного хранения байтов данных, поступающих иэ канапа, а также байтов данных и байтов состояния, передаваемых в канал.Восьмираэрядный регистр 19 используется программой микропроцессора дпя расшифровки причины прерывания, выставленного устройством на шину (линию) 2 б, Блок 15 (фиг. 4) обеспечивает формирование адреса абонента.Первая группа элементов И 47 пропускает адрес УВУ, поступающий с блока 3, а вторая группа э.пементов И 48 адрес ВУ, поступающий с регистра 11Выдача адреса в канал ввода-вывода на блок 18 осуществляется по сигналу управления, вырабатываемому блоком 9,Временная диаграмма работы блока15 приведена на фиг, 7.Во время начальной выборки адрес,поступающий по информационной шине20, анализируется блоком 5 и сопоставляется в блоке 4 с адресом, вырабатываемым блоком Зкоторый представляет собой набор перемычек по числу разрядов адреса,При успешном опознании адреса УВУ,присвоенного устройству, блок 9, действующий в соответствии с алгоритмомвзаимодействия с каналом ЭВМ и воспринимающий управляющие сигналы канала 28, разрешает запись в регистр 111адреса ВУ, выставленного на информа- .ционной шине 20, Одновременно блок 9сбрасывает младшую часть регистра 2,обеспечивая тем самым возможностьдоступа к текущим байтам состояния,хранящимся в области ОБС.Блок 7 выдает на шину 25 адрестекущего байта состояния, соответствующего выбранному ВУ, используя содержимое регистра 11, Извлечение изобласти ОБС текущего байта состоянияпроисходит под контролем блока 17,который инициируется блоком 9, в результате чего байт состояния оказывается записанным в регистр 16 черезшину 24. Блоком 9 организуется выдача в канал через информационную шину23 ответного адресного байта, подготовленного в блока 5, Далее черезинформационную шину 20 поступает канальная команда, которая записывается в младшую часть регистра 2 под контролем блока 9. Одновременно осуществляется декодирование типа по ступившей команды (запись, чтение) дешифратором 6 и фиксация типа команды в регистре 10.Извлечение иэ области ОБС типового байта состояния в ответ на посту пившую канальную команду осуществляется лишь при условии готовности выбранного ВУ начать выполнение этой команды. Такой анализ производит блок 9 по содержимому регистра 16, где был ранее записан текущий байт состояния ВУ.Если ВУ готово выполнять поступившую команду, то организуется выборка 20 из области ОБС типового байта состояния с записью в регистр 16 по аналогии с выборкой текущего байта состояния. При этом адресация типового байта состояния, соответствующего 25 только что принятой канальной команде, опредепяется содержимым младшей части регистра 2.Если ВУ не готово выполнять посту- ЗО пившую канальную команду (случай неготовности или занятости ВУ), то выборка типового байта состояния не предпринимается.Блок 9 обеспечивает передачу в ка нал через информационную шину 23 байта состояния (текущего или типового), хранящегося в регистре 16, в результате чего фаза "Начальная выборка" заканчивается. После завершения на чальной выборки блок 9 записывает в регистр 19 код причины прерывания и вызывает через блок 17 процедуру пр .рывания с помощью сигнала прерывания на линии 26, Типичная последо вательность действий программы микропроцессора по обработке выставленного сигнала прерывания заключается в следующем. Первым действием в этой последовательности является 50 чтение содержимого регистра 19. Адрес регистра 19 принимается через щи. ну 25, По содержимому регистра 19 программа микропроцессора определяет причину прерывания. 55В данном случае могут быть следующие варианты сообщений:принята команда типа "записать";принята команда типа "читать"; команда отвергнута из-за ошибки по четности;команда отвергнута из-эа отсутствия в списке приемлемых команд (учитывается в области ОБС);команда поступила в цепочке с предыдущей командой,Далее программа микропроцессора осуществляет чтение содержимого регистра 11 для выяснения номера выбранного ВУ и чтение младшей части регистра 2 для восприятия кода поступившей канальной команды.Если поступившая команда требует обмена данными, то программа микропроцессора загружает регистр 2 начальным адресом области обмена данными ОЗУ, а регистр 13 - величиной запланированной длины блока данных.Микропроцессор завершает обработку прерывания операцией записи в регистр 16. При записи кода 0011 в ре" гистр 16 блок 9 приступает к выполнению обмена данными, при записи величины, отличной от 0011, блок 9 рассматривает эту величину в качестве байта состояния и организуется его передача в канал, аналогично передаче в фазе "Начальная выборка". При обмене данными типа "записать" блок 9 стандартным образом запрашивает очередной байт данных от канала и после его поступления на информационную шину 20 разрешает запись в регистр 16, после чего инициализирует блок 17 для выполнения передачи принятого байта данных в ОЗУ микропроцессора по адресу, хранящемуся в регистре 2, После выполнения указанной операции блок 7 осуществляет увеличение (инкрементирование) адреса в регистре 2 и уменьшение (декрементирование) величины длины блока в регистре 13, Описанная процедура повторяется до завершения передачи блока данных. Прекращение передачи блока данных может произой.ти либо по обнаружению блоком 9 нулевого содержимого регистра 13, либо по инициативе канала, когда блок 9 получает от канала приказ Останов".Обмен данными типа "читать" выполняется аналогично, с той лишь разницей, что сначала осуществляется запуск блока 17 для чтения ячейки ОЗУ по адресу, хранимому в регистре 2, и записи полученного байта данных в регистр 16, а затем блок 9 органиэу 1278871ет передачу в канал байта данных через информационную шину 23.Временная диаграмма работы устройства на этапах начальной выборки, передачи байта данных как со стороны 5канала ввода-вывода, так и со стороны микропроцессорной магистрали, приведена на фиг. 6, где цифрами показаны позиции шин фиг. 1,После окончания передачи данныхблок 9 вызывает процедуру прерывания,предварительно записав в регистр 19код причины прерывания, а именно сообщение о конце передачи данных ивозможном обнаружении при этом ошибок по четности в байтах данных, поступающих из канала.Программа микропроцессора обрабатывает прерывание, начиная с чтениярегистра 19, далее может быть полезным чтение информации, оставшейсяв регистрах 2 и 13. При этом регистр2 содержит адрес ячейки ОЗУ, следующей эа той, с которой был произведен25обмен последним байтом данных, а регистр 13 хранит величину разностимежду заданной длиной блока и количеством переданных байтов данных.Программа завершает процедуру 30 прерывания записью в регистр 16 байта состояния, содержащего указатель "Канал кончил" в возможной комбинации с другими указателями 1"УВУ кончило", "ВУ кончило", "Сбой в устрой стве" и др.). Блок 9 передает в канал по информационной шине 23 полученный байт состояния и одновременно сбрасывает регистр 10, тем самым становясь готовым к исполнению ко манд для других ВУ, подключенных к УВУ.При возникновении асинхронного состояния в одном из ВУ (например, 11 ВУ кончило", "Внимание" ) программа 45 микропроцессора записывает единицу в младший разряд регистра 13, что воспринимается блоком 9 как заявка на передачу асинхронного байта состояния, Подача заявок запрещена ап паратно во время обмена данными и при выполнении цепочки команд, кроме случаев, отнесенных к выбранному ВУ.Блок 9 сообщает программе микро процессора о готовности принять асинхронный байт состояния с помощью вызова процедуры прерывания, предварительно записав в регистр 19 код 11Разрешение асинхронного байта состояния". После чтения регистра 19микропроцессор записывает в регистр11 адрес запрашиваемого ВУ, а в регистр 16 - асинхронный байт состояния, после чего блок 9 передает егов канал традиционным способом.При освобождении средств микропроцессора для выполнения очередных канальных команд в устройство посылается байт состояния с обязательнымуказателем 11 УВУ кончило 11, Данное требование распространяется как на ситуации, связанные с выполнением текущей команды, так и с различнымивидами сбросов.При общем или селективном сбросах, организуемых каналом, блок 9 вызывает процедуру прерывания, представляя в регистре 19 соответственнокоды "Общий сброс", "Селективныйсброс".После завершения процедуры сбросамикропроцессор передает в устройствоасинхронный байт состояния с указателем "УВУ кончило" в сопровождении при необходимости других указателей.Если устройство выполняет передачу данных или процедуру прерываниялибо хранит в регистре 16 еще непереданный в канал байт состояния, тоблок 9 в ответ на посылаемые каналомкоманды отвечает короткой последовательностью управляющих сигналов "Занято УВУ", предусмотренной интерфейсом ввода-вывода.Блок 9 работает следующим образом,Во время начальной выборки дешифратор 38 получает по линиям шины 29результаты сравнения адреса УВУ иконтроля четности адреса.Только при сравнении адреса и правильной четности дешифратор 38 начинает распознавать комбинации сигналовканала и абонента (шины 28 и 31),рассматривая их относящимися к устройству сопряжения. Такими комбинациями могут быть "Подключение к интерфейсу", 11 Выдача адреса", "Продолжить", "Выдача байта состояния", "Запомнить состояние", "Обмен байтомданных", "Блокировка данных", "Останов", "Цепочка команд", "Отключениеот интерфейса", "Общий сброс", "Се-лективный сброс" и т.п. Эти признаки управления запоминаются в регистре 39.Дешифратор 36 распознает такие фазы операций, как Начальная выборка","Обмен блоком данных", "Разрешениеасинхронных байтов состояния , "Про"цедура прерывания , Хранение нереализованного байта состояния", "Ининциализация блока синхронизации . Фазыопераций фиксируются в регистре 37,Шина 35, управляющая работой дешифраторов 36 и 38, обеспечивает 10упорядочение процедур, выполняемыхустройством сопряжения совместно сканалом и магистралью,Шина 30 обеспечивает блок 9 инфор.мацией о направлении обмена данными,о необходимости выборки типового байта состояния, о заявке на передачуасинхронного байта состояния, о завершении обмена блоком данных,Совокупность сигналов абонента,определяемая стандартом и выдаваемаяв канал по шине 31, вырабатываетсяшифратором 40 в зависимости от текущей Фазы операции и установленныхпризнаков управления и фиксируется в25регистре 41. Совокупность сигналовна шине 32, представляющих фазы операций и признаки управления, используется для координации работы основных блоков устройства.Блок 7 работает следующим образом.В зависимости от текущей фазы управления, передаваемой по шине 32,адрес абонента формируется на элементах И 43 и 44 и далее через элементы ИЛИ 45 и И 46 поступает на шину25 при наличии сигнала "Выставитьадрес", передаваемого по шине 35,При наличии фазы операции "Обмен 40 блоком данных" адрес формируется на элементах И 44 и определяется содержимым регистра 2, к которому блок 7 по 1 ключен через шину 34. В данном случае регистр 2 хранит адрес облас ти обмена данными.При наличии Фазы "Начальная выборка адрес формируется на элементах И 43 из трех компонент; Младшие разряды определяются соде жимым младшей 50 половины регистра 2, На первом этапе начальной выборки внешнего устройства младшая часть регистра 2 содержит код ООН, обеспечивая тем самым доступ к текущим байтам состояния ВУ, 55 хранимым в области ОБС с адресами типа ХХООН. На втором этапе начальной выборки младшая часть регистра 2 хранит код поступившей канальной команды, обеспечивая доступ к типовым байтам состояния, соответствующим принятой команде.Старшие, разряды адреса разбиваются на два поля с плавающей границей между ними - в зависимости от числа подключенных ВУ.Поле со старшими разрядами определяется содержимым регистра 42, который представляет собой набор перемычек (максимальное количество - восемь, для случая подключения единственного внешнего устройства). Это ноле определяет расположение области ОБС в адресном пространстве ОЗУ микропроцессораВторое поле определяется номером ВУ, хранящимся в регистре 11, кото 7 ый подключен к блоку 7 через шину 33, Длина этого поля зависит от коли честна подключенных ВУ. фиксированно му значению данного поля соответствует совокупность ячеек области ОБС для выбранного адреса внешнего устройства.формула изобретения1. Устройство для сопряжения микропроцессорных внешних устройств с каналом ввода-вывода ЭВМ, содержащее блок усилителей-приемников информации канала, блок задания адреса устройства управления внешним устройством, блок сравнения адреса устройства управления внешним устройством, блок контроля четности, дешифратор команд, блок усилителей-приемников управления канала, блок управления, регистр команд, блок усилителей-передатчиков управления абонента, формирователь бита контроля четйости, блок усилителей-передатчиков информации абонента, причем вход блока уси-ф лителей-приемников информации канала является входом устройства для подключения к выходной информационной шине канала, а выход соединен с первым информационным входом блока сравнения адреса устройства управления внешним устройством, входами блока контроля четности и дешифратора команд, выход которого соединен с информационным входом регистра команд, выход блока задания адреса устройства управления внешним устройством соединен с вторым информационным входом блока сравнения адреса устройства управления внешним устройством, выход которого и выход блока контроля четности соединены с первым входом блока управления, вход блока усилителей-приемников управления канала является входом устройства для подключения к выходной управляюшей шине канала, а выход соединенс вторым входом блока управления, выход регистра команд соединен с тре тьим входом блока управления, первый выход которого соединен через блок усилителей-передатчиков управления абонента с выходом устройства для подключения к входной управляюшей 15 шине канала, а второй выход - с управляющим входом формирователя бита контроля четности, выход которого соединен с входом контрольного разряда блока усилителей-передатчиков 20 информации абонента, выход которого ,является выходом устройства для подключения к входной информационной ши,не канала, о т л и ч а ю щ е е с я тем, что, с целью расширения класса 25 решаемых задач устройства за счет обеспечения возможности обмена группы микропроцессорных внешних устройств с ЭВМ, в устройство введены регистр начального адреса области об мена данными, блок формирования адресов микропроцессорной магистрали, регистр адреса внешнего устройства, регистр длины блока, блок элементов И формирования адреса абонента, регистр данных, блок синхронизации и регистр состояния, причем выход блока усилителей-приемников информации канала соединен с информационными входами регистра начального адреса об- щ ласти обмена данными,. регистра адреса внешнего Устройства и регистра данных, вход-выход которого соединен с микропроцессорной шиной данных внешних устройств, с входами-выхода ми регистра начального адреса области обмена данными, регистра адреса внешнего устройства, регистра длины блока и выходом регистра состояния, выход регистра начального адреса об ласти обмена данными соединен с первым информационным входом блока формирования адресов микропроцессорной магистрали, выходом соединенного с микропроцессорной шиной адреса внешних устройств и первым входом блока синхронизации, вход-выход которого соединен с микропроцессорной шиной управления внешних устройств, первый выход блока синхронизации соединенс микропроцессорной шиной прерываниявнешних устройств, а второй выходсоединен с входом регистра длины блока, с информационным входом регистрасостояния, синхронизируюшими входамирегистра начального адреса областиобмена данными, регистра адресавнешнего устройства, регистра данных,блока формирования адресов микропроцессорной магистрали и четвертымвходом блока управления, выход блоказадания адреса устройства управлениявнешним устройством соединен с первыминформационным входом блока элементовИ формирования адреса абонента, второй выход блока управления соединенс входом разрешения регистра команд,управляющим входом блока элементов Иформирования адреса абонента, вторым входом блока синхронизации, входами разрешения регистра состояния,с тактовыми входами регистра адресавнешнего устройства, регистра начального адреса области обмена данными, блока формирования адресов микропроцессорной магистрали и регистраданных, выход регистра адреса внешнего устройства соединен с вторымиинформационными входами блока элементов И формирования адреса абонента и блока формирования адресов микропроцессорной магистрали, первый выход регистра данных и выход блокаэлементов И формирования адреса абонента соединены с информационнымивходами формирователя бита контролячетности и блока усилителей-передат"чиков информации абонента, выход регистра длины блока и второй выходрегистра данных соединены с третьимвходом блока управления. 2. Устройство по и. 1, о т л и чающее с я тем, что блок управления содержит дешифратор фаз операций, регистр фаэ операций, дешифратор признаков управления, регистр признаков управления, шифратор управляющих сигналов абонента и регистр управляющих сигналов абонента, причем первые информационные входы дешифратора фаэ операций и признаков управления соединены с вторым входом блока управления, вторые информационные входы - с третьим входом блока управления, третьи информационные входы - с шиной синхронизации, управляющие входы и выходы дешифраторовфаэ операций и признаков управлениясоответственно соединены с четвертымвходом блока управления и с входамирегистра фаз операций и регистрапризнаков управления, выходы которых 5подключены к второму выходу блокауправления и через шифратор управляющих сигналов абонента к входу регистра управляющих сигналов абонента, выход которого соединен с третьими информационными входами дешифратора фаз операций, дешифратора признаков управления и первым выходомблока управления, четвертый информационный вход дешифратора признаков 15управления соединен с первым входомблока управления. 3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок фор мирования адресов микропроцессорной магистрали содержит регистр баэов.адреса области байтов состояния,три группы элементов И и группу элементов ИЛИ, причем управляющие входыэлементов И первой и второй группсоединены с входом раэрешения блока,а выходы - соответственно с первымии вторыми входами элементов ИЛИгруппы, выходы которых подключены кинформационным входам элементов Итретьей группы, управляющие входыи выходы которых соединены соответственно с разрешающим входом и выходом блока, информационные входы элементов И первой группы соединеныс первым и вторым информационнымивходами блока и выходом регистра базового адреса области байтов состояния, информационные входы элементовИ второй группы подключены к первому информационному входу блока.1278871 фиг, 3 Иоес а бам ЮФыг Рт бвана д андрес ИУ Йп авпна 11адрес И ни улрайеАаааа У