Устройство для извлечения квадратного корня

(53) (56) о СССР1982.гасг 1 оиошрисег104. е свидетельствС 06 Р 7/552 сиаге Коог Ехг ушешог 1 ез. - С1972, р100 и 1 гЬРез 1 е е вельного видусся расш ис. 7 ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ 3754919/ 15.06.84 30,11.86 В.А.Брик 681.325( Авторско 89578, кл еше 1 А. Б Кеа 1-Ои 1 ,и, Арг 11 54) УСТРОЙСТВО ДЛЯ ИЗВЛЕЧЕНИЯ КВАД АТНОГО КОРНЯ57) Изобретение относится к вычисительной технике и может быть исользовано в составе арифметико-лоических устройств ЦВМ, а также самостоятельного вычислит тройства. Целью изобретения являеповышение быстродействия и и рение функциональных возможностей, заключащцихся в обеспечении возможности извлечения квадратного корняюиз числа А = Р а с плавающей запятой, где Р - основание системы счисления (Р=2 , 1 с = 1,2); сс - порякдок, представленный ш двоичными разрядами; а - мантисса, представленная и двоичными разрядами. Устройство содержит блоки 1 и 2 постоянной памяти, сдвигатели 3 и 4, блок 5 деления на два с округлением, дешифратор 6, вход 7 младшего разряда порядка аргумента, умножитель 8, сумматор 9, вход 10 старших разрядов порядка аргумента, выход 11 порядка результата, вход 12 старших разрядов мантиссы аргумента, вход 13 младших разрядов мантиссы аргумента, выход 14 мантиссы результата. 2 з.п. ф-лы, 4 ил., 1 табл.Изобретение относится к вычислительной технике и может быть использовано в составе арифметико-логических устройств ЦВМ, а также в видесамостоятельного вычислительного устройства.Цель изобретения - повышение быстродействия и расширение функциональ тных возможностей, заключающихся вобеспечении, возможности извлеченияквадратного корня из числа АР".а сплавающей запятой, где Р - основаниесистемы счисления (Р=2 , 1 с=1,2,);к- порядок, представленный ш двоичными разрядами; а - мантисса, представленная и двоичными разрядами.На фиг. 1 представлена блок-схемаустройства; на фиг. 2 - схема блокаделения на 2 с округлением; на фиг.3 график функции квадратного корня; на,фиг. 4 - линейная интерполяция функции квадратного корня.Устройство (фиг. 1) содержит первый и второч блоки 1 и 2 постояннойпамяти, входной и выходной сдвигатели3 и 4, блок 5 деления на 2 с округлением, дешифратор 6, вход 7 младшегоразряда порядка аргумента, умножитель8 сумматор 9, вход 10 старших разрядов порядка аргумента, выход 11порядка результата вход 12 старшихразрядов мантиссы аргумента, вход 13младших разрядов мантиссы аргумента,выход 14 мантиссы результата,Блок 5 деления на 2 с округлением.(фиг. 2) содержит элемент НЕ 15, сумматор 16, шину 17 логического нуля.Устройство функционирует следующимобразом.Результат операции извлечения квад"ратного корня можно представить:С=Р с ГА=1 Р а,угде С - результат операции;г - порядок результата;с - мантисса результата;А - исходное число (А=Р а);а - мантисса числа А1(- са с 1-2 ),Рш - разрядность порядка сс, М.Значение ГА можно представить вследующем виде:с 4 йдпя четного Ф: еА=Р Га;1 П Га 2" Причем для четныхможно записать к,Ь) Ь. +3=1- г ьЬ 6 25где ЬЬ =Ь-ЬфЬ - цена младшего разряда числаЬпричем величина ГЬ выдается из блока 301 постоянной памяти, величина дГ1ГЬ, в ,ГЬ выдается из второго блока 2Н 1постоянной памяти, умножение д Ь; наА 2 производится в умножителе 8 (де 1ление ь Ь 6 Г; на и означает просто1перенос запятой), а окончательноесложение - в сумматоре 9.Блок 5 деления на 2 с округлением вычисляет порядок ф 1, а остальныеузлы - мантиссу с. Правила работыустройства формулируются следующим 40 образом; б 2 м =- при четном сЕ. Ф с+1, с-и чЕтном 1 с; ае- т е 2 , с= ГЬ 2 при не Ь=а Ь=а Ь=а 50 четных ое ис.Здесь 1 - количество пар нулеймежду запятой и старшей единицей вчисле а. Очевидно, что 1 может принимать значения551 с а1 с 0,1 при нечетном 1 с,соответственно для нечетных 1 с;(а /а10На фиг. 3 показан график ФункцииГЪ=Г(Ь) (Ь - число на выходах входного сдвигателя 3), в соответствии скоторым в устройстве производится вычисление величины ГЬ.В предложенном устройстве при вычислении величины ГЬ производитсязамена кривой Ь прямолинейным отрезком (см. Фиг. 4) в каждом диапазоне Ь сЬ(Ь (1=0,1,). Вычисление ГЬ производится в соответствиис соотношением-2 Если, например,сс =+3, то порядок Ы.1равный =2, формируется следующим образом (см, фиг. 2):1 0001 - входы второго слагаемогосумматора 16+ 1 - вход 16 переноса сумматора 160 0000 - входы 17 первого слагаемого сумматора 16 1 0000 - выходы сумматора 161000 10 в . выходы блока 5 деленияна 2 с округлением (=2).ш разрядов45Если, например, с =-4, то0 1110+ 00 0000 50 3 1273сДетали формирования порядкамогут несколько видоизменяться в зависимости от формы представления порядка и от конкретной реализации блока .5 деления на 2 с округлением. На фиг. 2 показана одна из возможных реализаций. Она предполагает следующую, наиболее распространенную форму представления порядков:Порядок Представление 10и 2 -1 921 4занной пунктиром) сдвигатель 3 сдвигает величину а вправо на один разряд (при нечетных 1 с,Ы ) или на йоль разрядов (в остальных случаях), на блоках 1 и 2, умножителе 8 и сумматоре 9 вычисляется величина2 (при нечетных 1 с,Ф) или Га (в остальных случаях), а сдвигатель 4 сдвигает1 сзту величину вправо на -- разрядов2 (при нечетных асс) или на - разрядов2 ( сс. - нечетное, к - четное), или на ноль разрядов ( Ы. - четное). Таким .образом, в упрощенном варианте устройства система уравнения (1) заменяется наЬ=а; с=ГЬ при четному;Ъ=а; с=Ь 2 при нечетном и чет/Ь=а =/Ъ 2 д2 при нечетныхы и 1 с.На фиг. 3 показаны диапазоны изменения Ь для упрощенного и полного (фиг. 1) вариантов устройства соответственно пунктирными и сплошными линиями,Входной сдвигатель 3 под управлением дешифратора 6 (фиг. 1) сдвигает мантиссу а влево на 21-1 разрядов при нечетных Е,о и на 21 разрядов во всех остальных случаях. Полученное после сдвига число лежит в диапазоне2 Г2 ( Ь=а 21-2 при четном 1 с;д2 6 Ь=а 2 51-2 при нечетном 1 си четном ос;-2-1 -1 ь+12Ь=а 2 (2 -2 при нечетных 1 с, осПоскольку при 1 с=2 величина 1 равна нулю, то в этом частном случае входной сдвигатель 3 не нужен (формально будем считать, что он есть и осуществляет сдвиг на 21=0 разрядов). После получения на выходах сумматора 4 величины Ь она сдвигается вправо на:разрядов при четномсс;1 с2-+1 разрядов при нечетном о и четном 1 с;0 11 10011110 (У=-2).2 Дешифратор 6 служит для управления входным 3 и выходным 4 сдвигателями 55 и строится по соотношениям (1). В упрощенном варианте устройства+ с разрядов при нечетных 1 с оС, 2В устройстве погрешность вычисления величины Д складывается из методической погрешности (связанной с заменой кривой ГЬ=Е(Ь) набором прямолинейных отрезков) и аппаратной погрешности, связанной с ограниченной5 12739 разрядностью чисел, выдаваемых блоками 1 и 2 постоянной памяти, и аппаратными .погрешностями умножителя 8 и сумматора 9,Назовем величину8= ГЬ-(ГЬ + -- )аЬ ьгметодической погрешностью аппроксимации величины ГЬ,Пусть 5 - максимальное значениеЬ 1величины о в диапазонеа - максимальное значение методической погрешности аппроксимации величины ГЪ во всем диапазоне изменения Ъ:(Ь +Ь- Г; ) 2054 ЦЬ Д . )В таблице приведена зависимостьмаксимальной методической погрешностиот г и 1 с учетом сдвига, производимого в выходном сдвигателе 4.Отметим, что методическая погрешность устройства уменьшается в два раза, если, не изменяя величин Г, хранящихся во втором блоке 2 постоян.ной памяти, хранить в первом блоке 1постоянной памяти вместо величин 4где Ъ, =Ь,.+дЬ; х=0,1,) велиг - 1чины 1 Ь. +- 51 235Формула из обретения1. Устройство для извлечения квадратного корня, содержащее первый и второй блоки постоянной памятии40 сумматор, причем вход первого слагаемого сумматора подключен к выходу первого блока постоянной памяти, о т - л и ч а ю щ е е с я тем, что, с целью повйпения быстродействия и расширения45 функциональных возможностей, эаклю" чающихся в обеспечении возможностейОСизвлечения корня из числа А=Р . а с плавающей запятой, где Р - основаниесистемы счисления (Р 2",1 с 1,2,3,); Ы- порядок, представленный ш двоичными разрядами; а - мантисса, пред-.ставленная п двоичными разрядами, в него дополнительно введены дешифра" тор, входной и выходной сдвигатели, блок деления на 2 с округлением и умножитель, причем выход умножителя подключен к входу второго слагаемого 21 бсумматора, вход первого сомножителя умножителя подключен к выходу второго блока постоянной памяти, вход второгоа сомножителя умножителя - к (и-г) - младшим разрядам выхода входного сдвигателя (где и - разрядность мантиссы аргумента; г - разрядность адреса в первом и втором блоках постоянной памяти), входы адреса первого и второго блоков постоянной памяти к г старшим разрядам выхода входного сдвигателя, выход сумматора - к информационному входу выходного сдвигателя, информационный вход входного сдвигателя является входом мантиссы аргумента устройства, выход выходного сдвигателя - выходом мантиссы результата устройства, вход блока деления на 2 с округлением - входом порядка аргумента устройства, выход блока деления на 2 с округлением - выходом порядка результата устройства, вход дешифратора подключен к младшему разряду входа блока деления на 2 с округлением, первый выход дешифратора подключен к входу управления входного сдвигателя, а второй выход - к входу управления выходного сдвигателя.2, Устройство по п.1, о т л и ч а ю щ е е с я тем,что,с целью повышения точности, старшие К-(при нечетном К) или К(при четном К)- разряды входа мантиссы устройства соединены с дополнительным входом дешифратора. 3. Устройство по пп. 1 и 2, о т л и ч а ю щ е е с я тем, что блок деления на 2 с округлением содержит сумматор и элемент НЕ, вход которого подключен к выходу старшего разряда сумматора блока деления на 2 с округлением, старший разряд выхода сумматора блока деления на 2 с округлением является первым разрядом выхода блока деления на 2 с округлением, выход элемента НЕ - вторым разрядом выхода блока деления на 2 с округлением, 3-й (3 =2,3 ш; где ш - разрядность порядка аргумента) разряд выхода сумматора блока деления на 2 с округлением является (3+1)-м разрядом выхода блока деления на 2 с округлением, первый информационный вход сумматора блока деления на 2 с округлением подключен к -шине логического нуля устройства, второй ин" формационный вход сумматора блока деления на 2 с округлением является7 1273921 Явходом стар 1 цих (,т)-раэрядов блока с округлением является входом в-го деления на 2 с округлением, вход пе" раэряда блока деления на 2 с округреноса сумматора блока деления на 2 лением. 12 с 0 703.20 705 2 0,707 2+и,н нечетныеФ черрю ию к юмк фиг. 3 1 0,988 2 0,994 2 2 0,988 20,994 2 3 0,988 20,994 2 4 0,988 2 0,994 2 0,997 2 0,997 2 0,997 2 0,997 2 Оъ 706 2 0,999 2 0,999 2 0,999 2 0,999 2 0,999 20,999 20,999 20,999 20,707 2осударственног лам изобретени Москва, Ж,Подписное комитета СССР и открытий аушская наб.,