Устройство для возведения в квадрат двоичных чисел

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИ Е ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное вт. свид-в 22) Заявлено 16,07.76 (21) 2398566/18-2 5) М, Кл, (л 06 Р соединением за и осударственныи коцит Совета Министров ССС по делам изооретений и открытий5) Дата опубликован описания 903,7(Т 2 торыбретени(71) Заявител Киевский ордена Ленина политехнический институт им. Великой Октябрьской социалистической революции(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРДВОИЧНЫХ ЧИСЕЛ Изооретение относится к ооласти вычислительной техники и может быть применено в щфровых вычислительных машинах и устройствах, посроснных на основе больших интегральных схем.Известны устройства для возведения в квадрат двоичных чисел 11, построенные либо на основе множительных устройств, либо на основе других схем вычислительной техники. В некоторых случая для ускорения вычислений применяются матричные устройства, Эти устройства являются устройствами параллельного действия, т. е. для вычисления квадрата числа необходимо наличие всех цифр операнда.Наиболсс близким техническим решением к данному изобретению является устройство для возведения в квадрат двоичных чисел, содержащее два сумматора, группу элементов И г 1 И, регистр 2. Недостатком его является низкое быстродействие.Цельк изобретения является повышение быстродействия.Это достигается тем, что предлагаемое устройство содержит элементы задержки и блок анализа разрядов, информационные в,оды которого соединены с выхдами первого схмматора, управляющие входыс первой управляюгцей шиной, выходы блока анализа разрядсв соединены с выходами устройства, вторая управляющая шина соединена с управляющими входами первого сумматора и регистра, управляющие входы которого через первый и второй элементы задержки соединены соответственно с первыми и вторыми информационными входами устройства и второго сумматора, а выходы которого подключены к одним входам группы элементов И,1 И, другие входы которой соединены с выходами регистра, а выходы группы элементов 11,1 И - со входами первого сумматора, информационные входы второго сумматора соединены с выходами регистра, и тем. что блок анализа разрядов содержит элемент И г 1 И, элемент 11 - НЕ, два элемента И, причем первые и вторые входы элементов И 1 И и И - ,НЕ подключены соответственно к первому и второму информационным. входам блока анализа разрядов, выходы элементов ИЛИ 11 - НЕ подключены соответственно к первым входам элементов И, вторые входы которых подключены к третьему информационному входу блока анализа разрядов, третьи входы - с управляющими входами блока анализа разрядов, выходы элементов 11 подключены к выходам блока анализа разрядов.На чертеже показана схема предлагаемого устройства.зВ устройство входят сдвигающий регистр 1, сумматор 2, блок элементов ИЛИ 3, сумматор 4, блок анализа разрядов 5, элемент ИЛИ 6, элемент И - НЕ 7, элементы И 8, 9, элементы задержки 10, 11, информационные входы 12, 13, управляющие входы 14, 15 и 5 выходы 16, 17.Сдвигающий регистр 1 и сумматор 2 содержит и разрядов, где и - разрядность представления операнда. Сумматор 2 имеет знаковый разряд.Выходы савигающего регистра 1 связаны со входами сумматора 2 и блока элементов ИЛИ 3. Выходы сумматора 2 подключены ко вторым входам блока элементов ИЛИ 3. Блок элементов ИЛИ 3 содержит (п + 1) элементов ИЛИ. Выход первого разряда сдвигаюшего регистра 15 1 связан со входом второго элемента ИЛИ, выход второго разряда сдвигаюшего регистра 1 подключен ко входу третьего элемента ИЛИ и т. д., а выход каждого 1-го разряда сдвигаюшего регистра 1 связан со входом (+1) -го элемента ИЛИ. Выход каждого 1-го разряда 2 Е сумматора 2 связан со вторым входом 1-го элемента ИЛИ. Выходы блока элементов ИЛИ 3 подключены ко входам сумматора 4, причем выход каждого 1-го элемента ИЛИ связан со входом (1+5)-го разряда сумматора 4, который содержит (п+5) разрядов. Блок анализа разрядов 5 содержит элемент ИЛИ 6, элемент И - НЕ , элемент запрета 8 и элемент И 9. Входы знакового разряда и разрядов целой части сумматора 4 подключены ко входам блока анализа разрядов 5. Выходы второго и зо третьего разрядов сумматора 4 (разряды целой части) подключены ко входам элемента ИЛИ 6 и элемента И - НЕ 7. Выход элемента ИЛИ 6 связан со входом элемента И 8. Выход элемента И - НЕ 7 подключен ко входу элемента И 9. Выход знакового разряла сумматора 4 связан с инверсным входом элемента И 8 и элемента И 9.Устройство работает в соответствии со следующим алгоритмом 1. М; = 2 К;.1 + х; (2 Х;- + х; 2" 2)40Х, =Х;,+х;22. 1,еслибы,( - 1 у = О,если - 1 М; (1.1, если М; )З.К; = И; - 2 у;, где х; - очередной разряд операнда (х, с .1,О, 1,), 45 Х; - содержимое сумматора 2 (в нем записано известное к этому времени значение операнда, (Х) .- .у, - очередной разряд вычисляемой функции (у;Е(1,0)1,К,., - содержимое сумматора 4 к каналу 1-го цикла вычислений,И; - содержимое сумматора 4 в 1-ом цикле вычислений, 1 = 1,2 и + 3. В исходном состоянии в старшем разряде 55 сдвигаюшего регистра 1 записана единица, в остальных разрядах - нули. В сумматорах 2, 3 записаны нули. Вычисление функции осуществляется в(и + 3) циклах, каждый из которых состоит из трех тактов. В первом такте (каждого 1-гоцикла) на информационные входы 12, 13 поступает значение очередного разряда операнда (опе)анд поступает, начиная со старших разрядов), При этом, если единичный сигнал поступает на информационный вход 12, это свидетель. ствует о том, что очередной разряд операнда численно равен 1, Если единичный сигнал поступает на информационный вход 13, очередной разряд операнда численно равен единице,. Если же единичный сигнал не поступает ни на олин из информационных входов 12, 13, это свидетельствует о том, что очередной разряд операнла численно равен нулю.Если единичный сигнал поступает на информационный вход 12, содержимое сумматора 2, сдвинутое вправо на один разряд, вычитается из содерж имо о с ум м атора 4.Если единичный сигнал поступает на информационный вход 13, содержимое сумматора 2, сдвинутое на один разряд вправо, суммируется с содержимым сумматора 4.Время, на которое сигнал задерживается в элементах задержки 10, 11, должно быть больше времени, необходимого на эту операцию. Затем сигнал с информационных входов 12, 13 снимается, появляется сигнал на выхоле одного из элементов задержки 10, 11. Если единичный сигнал появляется на выходе элемента задержки 10, содержимое сдвигаюшего регистра 1 вычитается из содержимого сумматора 2, и этот же кол, сдвинутый на два разряда вправо вычитается иь содержимого сумматора 4. Если единичный сигнал появляется на выходе элемента залержки 11, содержимое сдвигаюшего регистра 1 суммируется с содержимым с.чматоров 2, 4.Во втором такте по управляюгцему сигналу, поступающему на управляющий вход 14, производится выдача информации на выходы уст. ройства. Если единичный сигнал появится на выхоле 16, это свидетельствует о том, что очередной разряд требуемого значения функции численно равен 1, если единичный сигнал появит. ся на выхоле 17, очерелной разрял треоуемого значения функции численно равен 1. Если единичный сигнал не появится ни на олпом пз выходов 16 17, очередной разряд требуемого значения функции численно равен О.В третьем такте по управляющему сигналу, поступающему на управляющий вход 15, производится сдвиг информации в сумматорс 4 и сдвигаюшем регистре 1.После этого в сумматоре 4 образуется значение К а в (1+1)-м разряде сдвигающего регистра 1 будет записана единица. На этом оканчиваегся очередной цикл вычислений. В результате (п+3) циклов вычислений на выходах 16, 17 последовательно разряд за разрядом формируется требуемое значение функции 1(Х) =Х2", представленное избыточным лвоичным кодом с цифрами 1,0,1 в каждом разряле. Причем, в резулыате выполнения (и+3) циклов, результат получается симметрично округленным.60294 5Формула изобретения 1 б /7 Составитель Р. ЯворовскаяТехрел О. Луговая Корректор П.Макаревич Тираж 826 Подписное Релактор Н. Каменская Заказ 185145 Ш 1 ИИПИ 1 осударственного комитета Совета Минист 11 ов С СР по ледам изобретений и открытий 1 3035, Москва, Ж.35, Раушская наб., д. 4,5 Филиал ППП Патент, г. Ужгород, ул. Проектная, 41. Устройство для возведения в квадрат двоичных чисел, содержащее два сумматора, группу элементов ИЛИ, регистр, отличающее ся тем, что, с целью повышения быстродействия, оно содержит элементы задержки и блок анализа разрядов, информационные входы которого соединены с выходами первого сумматора, управляющие входы - с первой управляющей шиной, выходы блока анализа разрядов соединены с выходами устройства, вторая управляющая шина соединена с управляющими входами первого сумматора и регистра, управляющие входы которого через первый и второй элементы задержки соединены соответственно с первыми и вторыми информационными входами устройства и второго сумматора, выходы которого подключены к одним входам группы элементов ИЛИ, другие входы которой соединены с выходами регистра, а выходы группы элементов ИЛИ - со входами первого сумматора, инфор 16мационные входы второго сумматора соединены с выходами регистра.2. Устройство по п. 1, отличающееся тем, что блок анализа разрядов содержит элемент ИЛИ, элемент И - НЕ, два элемента И, причем первые и вторые входы элементов ИЛИ и И - НЕ подключены соответственно к первому и второму информационным входам блока анализа разрядов, выходы элементов ИЛИ и И - НЕ подключены соответственно к первым входам элементов И, вторые входы которых подключены к третьему информационному входу блока анализа разрядов, третьи входы - с управляющими входами блока анализа разрядов, выходы элементов И подключены к выходам блока анализа разрядов.Источники информации, принятые во внимание при экспертизе: 1. Патент США М 3780278, кл. 235 в 165,971. 2. Авторское свидетельство СССР Мо 36493 1,кл. Сз 06 Г 7/38, 1972.