Аналого-цифровое устройство для вычисления полиномиальной функции

(594 С 06 С С 06 Р 7/544 ОПИСАНИЕ ИЗОБРЕК АВТОРСКОМУ СВИДЕТЕЛЬСТВ Н( где Н - степень полинома) блоков сдвига, и сумматоров, н сумматоров.приращений, шифратор, два коммутатора, приоритетный шифратор, дешифратор, блок памяти коэффициентов, блок сдвига кода функции, сумматор функции и блок синхронизации. Повышение быстродействия и расширение частотного диапазона обрабатываемых сигналов в устройстве достигается на основе обработки на каждом шаге слежения за входным сигналом его приращений, кодированных по двоичному закону, формирования кодов степеней аргумента путем сдвига на код номера старшего разряда приращения, содержащего единицу, с одновременным формированием кодов приращений степеней аргумента. 1 з.п. ф-лы, 2 ил. ернеСССР 977, ССР ельств5/32,ьство 3/00,СР980.(54) АНАЛО ВЫЧИСЛЕНИЯ (53 Изобр тике и выч ройство со цифроанало овый ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Ордена Ленина институтики им, В.И. Глушкова(56) Авторское свидетУ 556446,кл. С 06 ФАвторское свидетелУ 970401, ил. С 06 706 С 7726, 1981.Авторское свидетельство744595, кл. С 06 Г 15/34 0-ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ПОЛИНОИИАЛЬНОЙ ФУНКЦИИ тение относится к автома слительной технике. Устержит вычитающий узел,преобразователь, сум1262530 А 112625Изобретение относится к автоматике и вычислительной технике и можетнайти применение в управляющих системах и гибридных вычислительных устройствах для вычисления в следящемрежиме полиномиальной Функции видау(х )=1 х + О,) + (2, от аналогового сигнала Х с представлением результата в цифровой форме.Цель изобретения - повьппецие быстродействия и расширение частотногодиапазона обрабатываемых сигналов.На фиг. 1 изображена блок-схемааналого-цифрового устройства для вычисления полиноминальной Функции; нафиг. 2 - схема блока синхронизации,Устройство (фиг.1) содержит вычитающий узел 1, цифроаналоговый преобразователь 2, сумматор 3 аргумента,приоритетный блок 4, блок 5 пороговых элементов нуль-орган 6, о блоков 7 , 7 , , 7 сдвига, г сумматоров 8 , Я 8, и сумматоров94,9,, 9, приращений, шифратор10, первый 1 и второй 12 коммутаторы, приоритетный шифратор 13, дешифратор 14, блок 15 памяти коэффициентов, блок 1 б сдвига кода функции,сумматор 17 Функции и блок 18 синхронизации,выходы 19 кода аргумента,вход 20 аргумента, выход 21 кода функции и вход 22 запуска устройства.Блок 18 синхронизации содержит(Фиг.2) генератор 23 импульсов, первый 24, второй 25, третий 26, четвер- З 5тый 27 (+1).-й 28, ( г 1 +2) -й29,( +3)-й 30 элементы задержки, первый 31, второй 32 О -й 33,г+1)-й 34,О +2) - й 35 элементы ИЛИ.Устройство работает следующим образом,Дпя вычисления искомой полиномиальной функции у(х) = С 1, + Ох +О,х+ох" от входного аналоговоголсигнала Х, который подается на вход 4520 устройства, перед началом работыустройство устанавливается в исходноесостояние, для которого обыуляютсясумматор 3 аргумента, сумматоры 8,8 8 и сумматоры 919,509 п приращений, а.в сумматор 17 функции заносится код коэффициента Оостальные коэффициенты С а, , С 1,записываются в блок 15 памяти.Вычитающий узел 1 определяет разность д 3. между входным сигналом Хона входе 20 и напряжением обратнойсвязи с выхода цифроаналогового пре 30 1образоцателя , в которое преобразуется код сумматора 3 аргумента. 11 апряжецие рассогласования прикладывается к входу нуль-органа 6, который определяет его знак, и входам блока 5 пороговых элементов, которые срабатывают при достижении напряжением разности Л 0 порогов, на которые настроены пороговые элементы по двоичному закону: 1,2,4 2" 2 условных единиц равных весу младшего разряда, где и 1 - количество элементов в блоке 5, 1 - количество разрядов в сумматоре аргумента.При подаче сигнала на вход 22 устройства в блоке 18 синхронизации по входу 36 запускается генератор 23 импульсов, который выдает импульсы на выходы блока 18 с соответствующей задержкой при прохождении через цепочку элементов 24,25 30 задержки. По первому импульсу на тактирующем выходе 37 блока 18 нуль-орган 6 Фиксирует знак напряжения рассогласования дО, а приоритетный блок 4 выделяет старший из сработавших пороговых элементов блока 5. В следующий момент времени тактовый импульс проходит через элемент 24 задержки на первый выход 38 блока 18 и далее на стробирующий вход сумматора 3 аргумента, этот же тактовый импульс проходит через элементы ИЛИ 31, 32 33 блока 18 ца стробирующие входы сумматоров 8 8 8 и сумматоров 9 , 92 9 приращений, на входы управления которых поступает сигнал.с выхода нуль-органа 6, настраивая эти сумматоры на выполнение операций сложения или вычитания в зависимости от знака напряжения рассогласования лО . Коды с выхода приоритетного блока 4 представляют собой приращения входного сигнала д х =2 округленные до значения кратного степени двойки, эти коды добавляются (в соответствии со знаком на выходе нуль-органа 6 сумматор аргумента .3 настраивается на сложение или вычитание по входу управления) к содержимому сумматора 3, в котором и формируется цифровой код Х=Х + Д Х входного сигнала Хс, в режиме слежения за этим сигналом. Шифратор 10 осуществляет шифрацию позиционного двоичного кода приращения в код номера разряда (к), в котором находится единица. Этот код поступает на вхо 3 1262ды блоков 7 , 7 7, с.двцга. Вэтом же такте осуществляется добавление к содержимому сумматоров 8,(для-2,3 о ) и сумматоров 9,приращений кодов цз предыдуших сумматоров 8; 1, умноженных ца приращение Ь . В первом сумматоое 8, вкотором в дальнейшем Формируется цифровой код квадрата Х входного сиг 2нала, к концу этого такта получается 10значение кода Хс + Хс .ЛХ ц соот 2ветствецно в с. -м сумматоре 8 н котором н дальнейшем формируется цифровой код .-й степени. нходного сигнала, к концу такта получается кодХс +Х Ь Х, Причем умножение кодовна прйращение ЛХ = 2" производитсяпутем сдвига ца блоках 7 сдвига кодаХ на К разрядон вправо. Аналогично1-1коды Х . Ь Х добавляются к содержимому 1-х сумматоров 9. гриращеций.Затем тактовый импульс проходит через элемент 25 задержки и через элементы ИЛИ 31-33 на выходы 39-41 блока 18 и далее на стробирующие входы 25сумматоров 8 ,.8 , , 8 и сумматоров 91,92, ,9 приращений. К концутакта в первом сумматоре 8, Формируется код Х" + Х ЬХ +(Х +ЬХ)АХ2Х 1, т.е. новое значение квадрата1входной величины, путем добавления изсумматора 3 аргумента кода (Х+ ЛХ),умноженного на приращение Ь Х на блоке 7, сдвига. В первом сумматоре 9,приращений код, равный приращениюквадрата входной величины ЬХ2 2+11в 1.-м сумматоре 8 к содержащемуся внем коду Х +Х ЬХ) добавляется изпредыдущего сумматора кодХ +Х ьх 1,4,умноженный спомощью блока 7 сдвигана приращение д Х, т,е. Формируетсякод Х+2 ХЬХ + Х 1 Х , а в с-.м.сумматоре 9, приращений формируетсясоответственно код 2 Х Ь Х +Х ЛХ 2 .В этом же такте имт 1 ульс проходит через элемент ИЛИ 34 на выход 42 блока18 и далее на входы коммутатора 1,шифратора 13 и блока 15 памяти. В качестве шифратора 13 могут использоваться" ,например, микросхемы К 500ИВ 165 "кодирующий элемент с приоритетом". В этом такте коммутатор 11подключает выход приоритетного блока 4 к входу шифратора 13, которыйвыдает на вход управления сдвигомблока 16 сдвига функции номер старшего значащего разряда приращения Х,5 ЗО 4На знаковый нь 1 хс 1 д коммутатора 11 коммутируется выхоццуль-органа 6, т.е.ца вход управления сумматора функции 17 выдается сигнал знака грцращеция аргумента. В то же время из блока 15 памяти счцть 1 нагтся код коэффициента а которьп 1, и 1 с 11 дя через блок 16 сдвига, умцожаетсся ца приращение аХ и добавляется по сигналу следующего такта к содержимому сумматора функции 17, н котором Формируется значение кода с 1.,ф О 1 ЬВ следующем такте, пройдя элемент 26 задержки, тактовый импульс поступает через элементы ИЛИ с второго 32 по 1 з -й 33 ца выходы с 40 до 41 блока 18 и далее - на стробирующие входы сумматоров 828 п ( кроме первого 8 ) и сумматоров 9, ,9 приращений (кроме первого 9, ). По этому тактовому импульсу к содержимому сумматоров 8, сумматоров приращений 9, добавляются коды предыдущих сумматоров 81 , умноженные на приращение Ь Х с помощью блоков 7, сдвига, т.е. в сумматорах 8, формируются коды Х +2 Х ЬХ+Х ЬХ +(Х +2 Х ЬХ + + ХЬ Х, а н сумматорах 9 приращений коды ЗХЬХ +ЗХ ЬХ +Х Ь ХТаким образом, во втором сумматоре 82 ( с =2 ) формируется код куба входной величины а но втором сумматоре 92 приращеннйВкод приращения куба Ь Х. В этом же такте импульс проходит через элемент ИЛИ 34 ца выход 42 блока 18 и далее ц входы первого коммутатора1, шифратора 13 н блока 15 памяти, а также через элемент ИЛИ 35 ца выход 43 блска 18 ц далее - ца входы второго коммутатора 12 и сумматора 17 функции, Коммутатор 1 подключает выход первого сумматора 9, приращений к вхсщу пп 1 фратора 13, который иэ приращеция квадрата ь Х выделяет стар 2ший значащий разряд, шифрует его в виде номера позиции этого разряда и выдает его на вход управления блока 6 сдвига. Кроме того, коммутатор 11 подключает выход знака первого сумматора 9 приращений к входу управления сумматора 17 функции. Одновременна с этим из блока 5 памяти считывается коэффициент а 2, который,где 5 12625 пройдя через блок 16 сдвига, умножается на приращение квадрата ЛХ,.округленное до старшего значащего разряда, и добавляется по сигналу следующего такта к содержимому сумматора 17 функции, в котором Формируется значение кода О.,фП,йУ ф ЙЛХ . Двоичный код округленного значения квадрата 2)2 Х формируется на выходе дешифратора 14 и с помощью второго ком мутатора 12 подключаетсэ к вычитающему входу сумматора 91 п 1 иращений, где он вычитается из исходного прира 2щения квадрата Ь Х, так что в сумматоре 9 приращений получается остаток (беэ выделенного старшего значащего разряда), который сохраняется до следующего шага преобразования входного аналогового сигнала.В течение последующих тактов первого шага в сумматорах 8 последова 4 тельно формируется коды степеней Х Х и т,д а в сумматорах 9 приращений . - коды приращений этих степе 4ней Ь Х,Х и т.д. Первый коммута тор 11 последовательно подключает выходы сумматоров 9 приращений к входу шифратора 13, а знаковый выход - к входу управления сумматора функции 17. Шифратор 13 выделяет старший зна- зо чащий разряд соответствующего приращения и выдает номер этого разряда на вход управления сдвига блока 16 сдвига Функции, на вход которого поступает считанный с блока 15 памяти соответствующий коэффициент, так, что к содержимому сумматора 17 функции добавляется произведение коэффициента на приращение соответствующей степени аргумента. Второй коммутатор 12 передает код старшего разряда с выхода дешифратора 14 на вход вычитания соответствующего сумматора аргумента 9, где получается остаток приращения степени (без выделенного 45 старшего значащего разряда), который используется как начальное значение для следующего шага преобразования. Таким образом, за (о+2) такта в сумматоре 17 Функции на первом шаге пре О образования для значения аргумента 6 Х формируется значение полиномиальной функции у(ьх 1=о фс) ьх ,о д55На последующих шагах преобразования устройство работает аналогично, так что в сумматоре 3 аргумента фор 3 О Ьмируется цифровой код Х, а в сумматоре функции 17 - текуший код полинома у (Х) в следящем режиме эа аналоговым сигналом Хо, поступающим на вход 20 устройства. При этом приращения 6 Х на каждом шаге могут существенно превосходить значения младшего разряда 2и могут увеличиваться вплоть до старшего разряда 2 1, такие приращения обрабатываются в предлагаемом устройстве также эа (Н +2) тактов.Максимальная частота сигналов, обрабатываемых в следящем режиме устройством, затрачивающим на каждом шаге(г)+2) такта, определяется выражением вида-тГ = - - (г,)Е 2Ь+21 гЗ1 у - частота следования тактовыхимпульсов;2- вес старшего значащего разряда, что, например, при1,=1 МГц, П =10 составляетР 5 КГц. Формула изобретения Аналого-цифровое устройство для вычисления полиномиальной функции, содержащее блок синхронизации, подключенный входом к входу запуска устройства, О сумматоров (где и - степень полииомиальной функции) и вычитающий узел, соединенный первым входом с .входом аргумента устройства, вторым входом в ,с выходом цифроаналогового преобразователя, а выходом - с входом нуль-органа и входами блока пороговых элементов, о т л и ч а ющ е е с я тем что, с целью повышения быстродействия и расширения частотного диапазона обрабатываемых сигналов, в него введены сумматор аргумента, приоритетный блок, шифратор, у блоков сдвига, О сумматоров приращений, два коммутатора, приоритетный шифратор, дешифратор, блок памяти коэффициентов, блок сдвига кода функции и сумматор функции, причем выходы блока пороговых элементов соединены с информационными входами приоритетного блока, выходы которого подключены к входам шифратора и информационным входам сумматора аргумента, соединенного выходами с входами цифроаналогового преобразователя, выходами кода аргумента устройства1262 и информационными входами первогоблока сдвига, выходы каждого с -го(1 4 1, 4 й ) блока сдвига подключенык суммирующим входам 1,-го сумматораприращений и к информационным входам-го сумматора, соединенного выходамис информационными входами +1)-гоблока сдвига, выход шифратора подключен к входам управления сдвигом блоков сдвига, выходы приоритетного бло ка и сумматоров приращений соединены с соответствующими информационными входами первого коммутатора, кодо-.вый выход которого подключен к информационному входу приоритетного 15шифратора, соединенного выходом свходом управления сдвигом блока сдвига кода функции и входом дешифратора,подключенного выходом к информационному входу второго коммутатора, выходы которого соединены с вычитающими входайи сумматоров приращений, выход нуль-органа подключен к знаковому разряду первого информационноговхода первого коммутатора и к входам 25управления знаком суммирования сумматоров, Сумматора аргумента и сумматоров приращений, выход блока памятикоэффициентов соединен с информационным входом блока сдвига кода функции,зОподключенного выходом к информационному входу сумматора функции, соединенного входом управления знаком суммирования со знаковым выходом первого коммутатора, а выходом - с выходом кода функции устройства, причемблок синхронизации подключен тактирующим выходом к стробирующим входамприоритетного блока и нуль-органа,первым синхронизирующим выходом - кстробирующему входу сумматора аргуЗ 3 О 8мента, каждым 1-м 2К и +11синхрониэирующим выходом - к стробирующим входам (- 1)-го сумматора и(+2)-и синхронизирующим выходом - куправляющему входу первого коммутатора, стробирующему входу приоритетного шифратора и адресному входу блока памяти коэффициентов, а ( й +3)-мсинхронизирующим выходом - к управляющему входу второго коммутатора истробирующему входу сумматора функции.2. Устройство по п,1; о т л и ч аю щ е е с я тем, что блок синхронизации содержит (и+3 ) элементов задержки, И+2 ) элементов ИЛИ и генераторимпульсов, подключенный входом запуска к входу блока синхронизации, авыходом - к тактирующему выходу блокасинхронизации и входу первого элемента, задержки, выход которого соединене первым синхронизирующим выходомблока синхронизации и первыми входами первых И элементов ИЛИ, причемкаждый 1,-й 1, 21 0+1) элемент задержки подключен входом к выходу(- -1)-го элемента задержки, а выходом - к-м входам с , -го по (И +1)-йэлементов ИЛИ включительно, (11+2 )элемент задержки соединен входом свыходом (И+1)-го элемента задержки,а выходом - с первым входом (И+2) "гоэлемента ИЛИ и входом (И+3)-го элемента задержки, входы и+2-го элемен вта ИЛИ подключены к выходам с третьего поИ +3)-й элементов задержки,выход каждого 1-го (1 4 6 И+2) элемента ИЛИ соединен с 1. +) -м синхронизирующим выходом блока синхронизации.1262530 Составитель С. КазиноТехред И,Попович орректор И. Шарош едактор А, Са исное аказ 5430/4 мит ткры аушска Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 НИИИ и 13