Устройство для умножения

СЭОЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Ь Е 7/52 50 4 КОМИТЕТ СССРЕНИЙ И ОТКРЫТИИ ГОСУДАРСТВЕНПО ДЕЛАМ ИЗОБ Ггг "БРЕТЕНИЯ ПИСАНИ А АВТОРСКОМУ ЕЛЬСТВУ ство СССР7/52, 1982,5457 ТР е оьп(56) Астахов С.М, Цифровые вычислительные и управляющие машины и ииспользование в комплексных корабепьных системах управления.Л.: ВМА, 1969, с. 300.Авторское свидетельР 1084784, кл. С 06 Г УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯИзобретение относится кчислительной техники и м спользовано для построе арифметических и множительных устройств, реализующих операции умножения двоичных чисел со сдвигом множителя и суммы частичных произведений на два разряда вправо. Устройство позволяет увеличить быстроцействие выполнения операции умножения за счет совмещения этапа получения суммы частичных произведений и этаа анализа пар разрядов множителяЗадача решается эа счет того, что в устройстве умножения функции формирования управляющих сигналов передачей множимого, удвоенного множимого выполняют два младших разС ряда регистра множителя и дополни тельный триггер, на входе установки которых находится схема анализа пар разрядов множителя. 1 ил .1 1252774 можимого, передачей множтТмого соотпетстненно,При разрешающем сигнале на шине15 и состоянии "00" на шинах 13 и14 необходимо выполнить умнокениена нуль и слстжение полученного результата с нулевой суммой частичныхпроизведений ( перед умножением н регистре 3 хранится код нуля) .В этом случае элементы 7 и 8 формируют запрещающий сигнал, элементИ-ИЛИ-НЕ 9 тдкжс формирует запрещающий сигнал. 1 ри поступлении сигнала на шины 17 и 18 производитсязапись нуля в тт-триггер 6, первыйи второй разряды регистра 4, эаттись,и) стдрших Тсцфр множителя в (и)старшие разряды регистра 4. Сигналыс выхода 3-триггера б и первого раз -ряда регистра 4 поступают на управляюптие входы коммутаторов 2, запрещая прохождение сигналов с выходоврегистра 1, Сумматор-вычитдтель 5в соответствии с нулевым значениемсигнала на его входе управления видом операции, поступающим с выходавторого разряда регистра 4 множителя,складывает коды нуля,1 О 15 20 25 35 40 50 ИЗсГ тсТТО тОСИтСя К ВЫЧИСЛИтс:ТТ,й тсТцке и можст быть испспьзс 1 Тсс Тс: Тостсевся дрифметичес ТТс Т с жт лпцх устройств, реалиун 1 птсх сТс :и умножения двоичных чисел сс сдсцгсм множителя и суммь чТстцМх ТПоцзнедсний ца двд раз -р яда тт пр;стс.НсТТ, изс претеТия - увеличение быс;Тс.зс"сия устройства.Н;01 же представлена функциотТсстТ,ТТс.:с мд устройства.УСтройо" Пс СС 1 ДЕржст рЕГИСтрпссгт",ТсО, группу кммутдторов 2, регис тр 3 чдстичцьсх произведений,сс"лсТсжителя, с уммдтор-выТТТт:тссст, , с-тригер 6, элементыИЕН 1 7 и Я, элемент 4 И-ИЛИ-НЕ 9, элс ьс т НЕ 1 О, элемент РАВНОЗНАЧНОСТ 1 11, цемент НЕРАВНОЗНАЧНОСТЬ 1:, птст 1 ТУ 13 установки первого разряд, множителя, псину 4 установки Ттсрсг рсзрядд мтсоюттеля, шину 15 строби 1 с и;пгця первого такта, шину 16 ст робироцдцця тактов сдвига, тактовую пниу 17, шццу 18 первого тдктд и ницу 19 тактов сдвига, В случае отсутствия необходимости стробиронании д шиы 15 и 18 и цд шины 16 и 19 соотТстс гневно мосут подаваться оди те же сигцдль. Устросс гТО работает следующимбр сз От Т,В исходном состоянии н регистрахIии триггера б хранится код нуляН РЕГТТСттЕ 1 - ДТОИЧЦЫй КОД МЦОжИМОО. В терпсс тд те умножения прцрдзрспссцтст цд шцс 18 н (и) старпи.; разрядах рет ТТ трд 4 хранится кодмс сцтрля (и-рд рядость операндов),;но нтором и первом разрядах регистраIч, 3-тртсггерд б - сцгцдль управленияс уТКТ 1 сОм-тьтчитдт едем 5, передачейудн с ТОго мцожимого, передачей мцожТмсэго О; гнетствеццо. После ныполТТс:ия с-го тдктд сдвига операции мТОжсТТя ( - .т и.:Т Т Гс ТТТ сТЧТ 1 КОД МОЖИМОГОнре ТТс трз " и (2 ) стдрптих рдзряДХ рСГИс т , - КОД Т-й СУММЫ ЧдСТТТЧТГС Пр,. СТ;сТТТТ, Н (П -21 -2)и ; регистра 4 - старсс 1,с жителя, но тором,рдх регтсстра 4, 13-трттт," д,- с с с",.ТУтранситя суммстОбТ,." гд":е, с рсддчей удвоеццог При разрешающем сигнале на шине 15 ц состоянии "01" на шинах 13 и 14 необходимо выполнить умножейие на еттиницу и сложение полученного результата с нулевой суммой частичных произведений. В Этом случае элемент 2 И-ИЛИ 7 формирует запрещающий сигнал, элемент 4 И-ИЛИ-НЕ 9 - запреТпающий сигнал, элемент 2 И-ИЛИ 8 разрешающий сигнал . При поступлении сигтсалд на шины 17 и 18 производится запись нуля в Р-триггер 6 и второй разряд регистра 4, единицы - в первый разряд регистра 4, запись (и) старших цифр множителя в (и) старшие разряды регистра 4. Сигналы с выхода 0 в тригге 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналон с выходов регистра 1, соответствующих значению кодл удвоенного множимого, и разрешая прохождение сигналон с выходов регистра 1, соответствующих значению кода мцожцмого, Сумматор-нычитатель 5 н соответствии с нулевым значением сигнала цд его входе управления видом операции, поступающим с выхода второго разряда регистра 4, склддынсет код мцожимого Г кодом нуля еПри разрешающем сигнале на шине 15 и состоянии "10" на шинах 13 и 14 необходимо выполнять умножение на два и вычитание множимого из нулевой суммы частичных произведений, В этом 5 случае элемент 2 И-ИЛИ 7 формирует разрешающий сигнал, элемент 4 И-ИЛИНЕ 9 - разрешающий, элемент 2 И-ИЛИ 8 - запрещающий сигнал. При поступлении сигнала на шины 17 и 1 8 произ- водится запись нуля в 0-триггер 6, единицы - в первый и второй разряди регистра 4, запись (п) старших цифр множителя - в (и) старшие разряды регистра 4, Сигналы с выхода 15 0-триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1 множимого, соответствующих значе" 20 нию кода множимого, и разрешая прохождение сигналов с выходов регистра 1 множимого, соответствующих значению кода удвоенного множимого, Сумматорвычитатель 5 в соответствии с единицным значением сигнапа на его входе управления видом операции, поступающим с выхода второго разряда регистра 4 множителя, вычитает из нуля код удвоенного множимого, 30Гри разрешающем сигнале на шине 15 и состоянии "11" на шинах 13 и 14 необходимо выполнить умножение множимого на единицу и вычитание множимого из нулевой суммы частичных прЬ изведений. В этом случае элементы 2 И-ИЛИ 7 и 8 формируют разрешающий сигнал, элемент 4 И-ИЛИ-НЕ 9 - запрещающий сигнал, При поступлении сигнапа на шины 17 и 18 производит О ся запись единицы в Р-триггер б, второй разряд регистра 4, нуля в первый разряд регистра 4, запись (п) старших цифр множителя в (и) старшие разряды регистра 4Сигналы 45 с выхода Р-триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1, соответствующих значе нию удвоенного множимого, и разрешая прохождение сигналов с выходов регистра 1, соответствующих значению кода множимого, Сумматор-вычитатель 5 в соответствии с единичным. 55значением сигнала на его входе управления видом операции, поступающим с выхода второго разряда регистра множителя, вычитает из нуля код множимогоПри разрешающем сигнале на инне 16 и состоянии "000" второго, третьего и четвертого разрядов регистра 4 необходимо выполнить умножение множимого на нуль и сложение полученного результата с суммой частичных произведений. В этом случае элемент НЕРАВНОЗНАЧНОСТЬ 1 2 формирует запрещающий сигнал, элемент РАВНОЗНАЧНОСТЬ 11 - разрешающий сигнал, элементы 2 И-ИЛИ 7 и 8 - запрещающие сигналы, элемент 4 И-ИЛИ-НЕ 9 также запрещающий сигнал. На входы двух младших разрядов регистра 4 и О-триггера 6 поступают сигналы, соответствующие коду нуля. При поступлении сигнала на шины 19 и 17 производится запись кода 1-й суммы частичных произведений в регистр 3 и в два старших разряда регистра 4, сдвиг содержимого (и - 2) разрядов регистра 4 на два разряда вправо, запись нуля в два младших разряда регистра 4 и 0-триггер 6. Сигналы с выходов 0-триггера 6 и первого разряда регистра 4 поступают на управляющие входы коммутаторов 2, запрещая прохождение сигналов с выходов регистра 1, Сумматор-вычитатель 5 в соответствии с нулевым значением сигнала на его входе управления видом операции, поступающим с выхода второго разряда регистра 4, складывает коды нуля и старших разрядов суммы частичных произведений, формируя (1+1)-ю сумму частичных произведений, Эта сумма в следующем такте сдвига будет записана в регистр 3.При разрешающем сигнале на шине 1 б и состоянии "001" или "010" второго, третьего и четвертого разрядов регистра 4 необходимо выполнить умножение множимого на единицу н сложение полученного результата с суммой частичных произведений. В этом случае элемент НЕРАВНОЗНАЧНОСТЬ 12 формирует разрешающий сигнал, элемент 4 И-ИПИ-НЕ 9 - запрещающий сигнал, элемент 2 И-ИЛИ 8 - разрешающий сигнал, элемент 2 И-ИЛИ 7 - запрещающий сигнап. На входы двух младших разрядов регистра 4 поступают сигналы, соответствующие коду нуля, на вход Р-триггера 6 - сигнал, соответствующий коду единицы. Прн поступлении5 12527 гц цдлд цд пицы7 и9 производится з дни с ь кяд-й суммы частичных про" изведений ц регистр 3 и в два старших рд рндд регистра 4, сдвиг содер.кимго (и - 2) разрядов регистра 4 на двд рдзрядд впрдво, запись нуля в лвд младших рдэряла регистра 4, запись единицы в О-триггер 6, Сигналы г гыходв Р-триггера 6 и первого раэрягд регистра 4 поступают на управ ляющие входь коммутаторов 2, запрещая прохождение сигналов с выходов регистрамцожимого, соответствующих эцдчецик кодд удвоенного множимого, и разрешая прохождение сигна лов с выходов регистра 1 множимого, соответствующих значению кода иножимого, Сумм:,тор-вычитатель 5 в соответствии с нулевым значением сигнала ца его входе управления видом опера ции, поступающим с выхода второго разряда регистра 4 множителя, складывает коды мцожимого и старших разрядов суммы частичных произведений, формируя +1) -ю сумму частичных 25 произведений. При рдзрешдюшем сигнале на шине 6 и состоянии "011" второго, третьего и четвертого разрядов регистра30 4 необходимо выполнить умножение мно-. жимого на двд и сложение полученного результата с суммой частичных произведеций, В этом случае элемент РАВНОЗНАЧНОСТЬ 1формирует запрещающий сигнал, элемент НЕРАВНОЗНАЧНОСТЬ2 - запрещающий сигнал, элемент 4 И-ШИ-НЕ 9 - разрешающийгигцал, элемецты 2 И-ИЛИ 7 и 8здирещдющие сигналы, На входы второго младшего рдэряда регистра 4 и Р-триггера 6 поступают сигналы, соответствующие коду нуля, нд вход первого мпддшего разряда регистра 4 сигнал, соответствующий коду единицы. При поступлении сигнала нд шины 4517 и 19 производится зались кода -й суммы частичных произведений и регистр 3 и в два старших разряда регистра 4, сдвиг содержимого (и) рдзрядов регистра 4 ца два разряда впрдво, запись нуля во второй младший рдзрял регистра 4 и 0-триггер6, здцись единицы в первый разряд регистра 4. Сигналы с выходов О- трцггерд 6 и первого разряда регистра 4 поступают цд управляющие .ходы коммутаторов 2, запрещая прохождение сигналов с выходов регист 74рд 1 мцожимо" о, соответствующих эначеник кода множимого, и разрешая прохождение сигналов с выходов регистра 1, соответствующих значению кода удвоенного множимого. Сумматорвычитатель 5 в соответствйи с нулевым эначецим сигнала на его входе управления режимом, операции, поступающим с выхода второго разряда регистра 4, складывает коды удвоенного множимого и старших разрядов суммы частичных произведений, формируя (1.+1)-ю сумму частичных произведений.При разрешающем сигнале на шине 16 и состоянии "100" второго, третьего и четвертого разрядов регистра 4 необходимо выполнить умножениемножимого на двд и вычитание удвоенного мнолмого из суммы частичных произведений, В этом случае элемент РАВНОЗНАЧНОСТЬ 11 формирует запрещающий сигнал, элемент НЕРАВНОЗНАЧНОСТЬ 12 - запрещающий сигнал, элемент 2 И-ИЛИ 7 - разрешающий сигнал, элемент 4 И-И.ПИ-НЕ 9 " разрешающий сигнал, элемент 2 И-ИЛИ 8 запрещающий сигнал . На входы второго, первого младших разрядов регистра 4 поступают сигналы, соответствующие коду единицы, на входО-триггера 6 - сигнал, соответствую-щий коду нуля,При поступлении сигнала на шины17 и 19 производится запись кода.-й суммы частичных произведений врегистр 3 и в два старших разрядарегистра 4, сдвиг содержимого (и)разрядов регистра 4 на два разрядавправо, запись единицы во второй ипервый младшие разряды регистра 4,запись нуля в Э-триггер 6. Сигналыс выходов 0-триггера 6 и первого разряда регистра 4 поступают на управ"ляющие входы коммутаторов 2, запрещая прохождение сигналов с выходоврегистра 1, соответствующих значению кода множимого, и разрешая прохождение сигналов с выходов регистра1, соответствующих значению кода улвоенного множимого, Сумматор-вычитатель 5 в соответствии с единичным значением сигнала на его входе .упрдвл ния видом операции, поступающим с выхода второго разряда регистра 4, вычитает код удвоенного мцожимого из старших разрядов суммы частичных произведений, формируя (+1) -ю сумму частичных произведений.При рдзрещднпцем сигнале ца шине16 и состоянии "101" или "110" второго, третьего и четвертого разрядов регистранеобходимо выполнить умножение мцожимого на единицу и гычитлние получеццого результата иэ суммы чдсти п)ех произведений. В этом случае элемент НЕРАВНОЗНАЧНОСТЬ 12 формирует разрешающий сигнал, элементы 2 И-ИЛИ 7 и 8 - разрешдющие сигналы, элемент 4 И-ИЛИ-НЕ 9 - запрещаюп)ий сигнал, На входы второго младшего разряда регистра 4 и П- триггера 6 поступают сигналь, соответствующие кгду единицы, на вход первого рдзр,дд регистра 4 - сигнал, СООтВЕЕ Сту)г.П)й КОду НуЛя . ПрИ ПО- ступлеции сигнала на шины 17 и 19 1 О 15 произвоцигся запись кода ).-) суммычастичных произведений в регистр Эи в два старших разряда регистра 4,сдвиг содержимого (и) разрядоврегистра 4 на два разряда вправо,запись единиць) во второй младшийразряд регистра 4 и 0-триггер 6,25запись нуля в первый разряд регистра 4Сигналы с выходов П-триггера6 и первого разряда регистра 4 поступают цл управляющие входы коммутат .ро; 2, запрещая прохождение сигн,лов с выходов регистра 1, соответствуюп:их значению кода удвоенногомножимог и разрешая прохождениесцгц,лов с выходов регистра 1, соответствукщсих зцдчецию кода множимого,Сумматор-вычитатель 5 в соответствиис единичным значением сигнала на еговходе управления видом операции,поступдюпим с выхода второго рдзряда регистра 4, вычитает код множимого из старших разрядов суммы частичны Х произведений, формируя ( е.+1) -юсумму частичных произв едеций .При разрешающем сигнале ца пине 16 и состоянии "111" второго, тре тьего и четвертого разрядов регист - ра 4 необходимо выполнить умножение на нуль и вычитание полученного множимого из суммы частичных произведений. В этом случае элемент РАВНО ЗНАЧНОСТЬ 11 формирует рдзрешдюпий, элемент НЕРАВНОЗНАЧНОСТЬ 12 - запре - щающий сигнал, элемент 4 И-ИЛИ-НЕ 9 заирецающий сигнал, элемент 2 И-ИЛИ 7 - разрешающий сигнал, элемент 2 И-ИЛИ 8 - злпреп)дюп)ий сигнал. На входы первого млд;)п)его разряда регистрд 4 и О-триггсрд 6 поступдк)т с)11 )л)1, соответствуюпп)с коду нуля, цд вход второго млддпего разряда регистра 4 - код единицы. Грц поступлении сигнала нл пины 17 и 19Рпцз)Одцтся запись кодл 1-й суммы частичных произведений в регистр 3двл стрп)и лдзрдл регистра 4, сдвиг содержимо о (и) разрядов регистра 4 нд двл разряда впрдво, злпцсь нуля в. первй мллдпий разряд регистра 4 и Р-триггер 6, запись единицы во второй мллдпий разряд регистрд 4. Сигналы с вьгходов П-триггерд 6 ц первого разряда регистра 4 поступают ца упрдвляюпп)е коммутаторы 2, запрещая прохождение сигналов с выходов регистра 1, соответствующих зцлчецию кода мцожимого и удвоенного ме)о)еп)мого. Сумматор-вычитатель 5 в соответствии с единичным зндчением сигнала на его входе управлееие видом операции, поступающим с выхода второго разряда регистра 4, вычитает код цулл из старших разрядов суммы чдстичных произведений, формируя (е.+1)-ю сумму частичных произведений.формула иэ обр ет енияУстройство для умцожения, содер. ждщее регистр мцожителя, регистр множцмОг;, группу коьпутлтс)ров, сумматор в вычитлте, регистр частичных проз в елеци)1, 1)-триг г ер, элемент НЕРАВНОЗНАЧНОСТЬ, прич ем выход т -го рдзрядд регистра множимого (= 1,е); Е - разрядность операндов) соед)п)ены с первым информационным входом-го и вторым информационным входом (1+1) -го коммутаторов группы, вход записи регистра частичных произведений и вход сдвига регистра множителя соединены с пп)цой тактов сдвига устройства, выход второго раэ - ряда регистра множителя соединен с входами и -го и (+1)-го разрядов регистра частичных произведений, с входом управления видом операции суммдтсрд-вычитдтсля и с первым входом элемента НЕРАВНОЗНАЧНОСТЬ, в),ходы коммутлт оров группы соедицсць соответственно с ицформспионными входамипервс)1 группы суммлтор 1-еь) цтлтеля, ИЦФОРЬДЦ 110 ЦЦЫС 1 Х ДЫ ЦЗ ОРОЦ 1 РУППЫ ксторого соедин)ець сос тетств ццс;с выходдми рдзрядсв рсгистрд частичных произведений, выходы псрцо о И В , О)О 1 О РДЗР Ч ЦО 1 СУЬ 11 )Л ЕЬП 1,р, : гггтрл множителя,ыхд- , з"; зд гуммл гГрл - нычи - т з Гт(яч(з(" хосм, - гоГ, т , - ; 7) - р рярептр;г 1 цттх прои.зве -л ь щ" . яГм, чт с ДГлыс уелцчГя гыг грод йгтця, н его(ы л"е(т 1 АВН(1 ЧНз(т 1(,ЕЬ, элс 1 .Г и ( ц 1 Т 1 ГЙГ(РТЬ(1 - ИЛИ, - и(-мг (т ( И:1 И-НЕ, причем и рвьтт 1 и (л 1 АЕНГН(Ч 1 ОСТЕ м ( ге 1: (тдм торо го рл эряттлгцг. р . тзтля, тьхд третьегоя ( (1 о гоепц(ец с. вторым :ьп, м ",. (Н 1.ЕАЕ(НОНГ 111 ОСТЕ, :( рны и (зт Р упрзнляет(ие нхочыммут 3рот груп(1ОРдиц Рць ГООт -з . ттз е цг тьтход 0 - три гераС 1 ЫХ ДО ПЕР О, О Р ЛЭРЯДа Р ГцгтРа т(ь г, , ццфом,зпттоццый вход Ттг;игг р, ДцР г тц(ходом второго эт (Р (,-И(И, п ртзтй тзход перноигп( ,; тчГт г. Выходом, (, .((11,;,1(Оз 1 А(НС(СТЕ, первый ез х д 1. " Груп - г (Е(т 1 Ой ус тл ЦГтх РПРЛ "РЯД, ЬО(О ЕДЯ УСтг; ; ";(:лГзки тзторогоРЯ (, (1 ГР .1 гтнл Г ГГДИ гц;(и и "ь(ь:, (1 м г(ерной гру(шыро о .т; И-(НЛИ и входомз(РЬ(с(г 1, 1(1(;од к(т рог( сди -(ц,.и пер 1 р 5 ппы 3 ее(Р(- , (,(", тзь(1 Вход второй группы которо соединен ГГ рвьты входом ВтОрой 1 руппы втОрого,.(ем ен та 2 И-ИЛИ, выход эл ем ент аИ-ШИ-НЕ соединен с иц(рормацион(Ь(ь нходом первого раэрядл регистрап(Г жителя, итФормационный вход второго разряда которого соединен с вых Дом ерного элемента 2 И-ИЛИ, втор,п нход первой группы которого сое 10 д( Рц с Вторыми Входами перВОи и1 трой групп элемента 4 И - ИЛИ-НБ,т т,рьтм входем Второй группы второ.лем.зита 2 И-ИЛИ, г шзттой стро ролция первого такта устро ".твл, (5 (,ХОД ЧЕтВЕРтОГО РЗЭР,".:Л РР ИСТРамцел(тея соедтшец г пгрным Входомвторой группь первого элемента 2И-ИЛИ и с вторым Входом элемеца1,Н 1 ОЗНАЧОСТЬ, выход которого сое 20,(т( гц с первым нхсдом третьец груп -цы элемента 4 И-ИЛИЕ, первый входчетвертой группы которого соединенс выходом элемента НЕРАВНОЗНАЧНОСТЬ,пша стробиронания тактов сдвига 25 устройства соединена с вторыми входамт второй группы и первой группы второго элемента 2 И-ИЛИ и с вторымивходами третьей и четвертой гргиэлсмецта 4 И-ИЛИ-НЕ, входы гт(тттсрони злици 37 -триггера первого и второгорлэрядов регистра мцожителя гоедицецы с тактовой тттпцой ус гройстна,вхо;(, элписи регистра множителя сое, цшец с шиной первого такта устройства.