Устройство для управления регенерацией информации в динамической памяти

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 9 ( 5 4 6 11 ГОСУДАРСТВЕНН ПО ДЕЛАМ ИЗОБ КОМИТЕТ СССРЕНИЙ И ОТКРЫТИИ ИЕ РЕТЕНИЯ ЕЛЬСТ о СССР 1974,СССР 1979. свидетельст С 11 С 21/00 видетельство С 11 С 11/00(54) УСТРОЙСНЕРАЦИЕЙ ИНФОПАМЯТИ АВЛЕИНАМИЧ РЕГЕКОЙ ВО ДЛЯ РМАЦИИ вычись истродейтв болентовй памя осится к ние от нике и(57) Изобрет лительной те пользовано п ствующих зап шого объема может быт оении быс х устройс ании элем9 намическо и псстр минающи осно й олупроводни АВТОРСКОМУ СВИ(71) Львовский ордена Ленина политехнический институт им.Ленинского комсомола(56) АвторскоевУ 514346, кл.Авторское сВ 809363, кл. ти. Цель изобретения - повышение быстродействия устройства, Устройствосодержит счетчик, адресный мультиплексор, преобразователь кодов адреса, выполненный из дешифратора, элементов ИЛИ и элементов И, блок памяти, регистр, приоритетный шифратор,Устройство работает в двух режимах:регистрации и внешнего обращения. Врежиме регистрации адресный мультиплексор подключает к одним выходамустройства выходы состояния счетчика, а к другим выходам устройстваинформационные выходы приоритетногошифратора. За цикл регенерации динамическая намять выбирается по строчным адресам, по которым не производилось внешнее обращение, и по адресам,соответствующим последним разрядамбайтов признаков выборки независимоот того, происходило по ним внешнееобращение или нет. 1 з.п. ф-лы,4 ил.,табл.О 5 20 25 30 ЛО Л 5 50 55 адресов. Изобретение относится к вычиспительной техт.ике и может быть использовано при построении бьтстродействующих запоминающих устройств большогообъема ца основе элементов полупроводниковой динамической памяти.Цель изобретения - повышение быстродействия устройства.На фиг. 1 изображена структурнаясхема устройства для управления регенерацией информации в динамическойпамяти; на фиг. 2 - структурная схема ттреобразователя кодов адреса; наФиг. 3 и 4 - временные диаграммы работы устройства в режимах регенерации и внешнего обращения.Устройство содержит (фиг.1) бттоксинхронизации, элемент И 2, счетчик 3, адресный мультиплексор 4, преобразователь 5 кодов адреса, блок 6памяти, регистр 7, приоритетный шифратор 8 и элемент НЕ 9, На Фиг.1 обозначены также управляютций О и адресный 11 входы устройства и адресныевьтходь 12 и 13 устройства,Преобразователь 5 кодов адрега(Фиг,2) содержит дешифратор 14, элементы ИЛИ 15 и элементы И 16.На фиг.З и 4 приняты следующиеобозначения: а, б, в, г - выходы блока 1; д, е - младшие разряды соответственно выходов 12 и 3 устройства;ж, з, у - соответственно выходы первого, второго и седьмого разрядов дешифратора 14 преобразователя 5; л,м, н - соответственно выходы первого,второго и седьмого разрядов блока 6;к - выход восьмого разряда дешифратора 14; о - выход запроса приоритетного шифратора 8; и - выход элементаИ 2; р - выход переноса счетчика 3.В данном случае устройство дляуправления регенерацией информации вдинамической памяти реализовано наэлементах типа серии 565, в которыхдля регенерации опраптиваются 128столбцов по семи разрядам строчных Блок 1 реализуется согласно временным диаграммам его работы и может быть выполнен, в частности, на основе стандартного ПЗУ, а шифратор 8 на микросхеме 155 ИВ 1.По ходу 1 О поступают сигналы запроса внешнего обращения, тактирования, начала и конца регенерации, по входу 11 - строчные адреса внешнего обращения. С выходов 12 задаются таршие разряды строчных адресов динамической памяти (АК 7-АК 4), с выходов 13 - младшие (АКЗ - АК 1).Устройство работает следующим образом.. Блок 6 организован как матрица6 х 8, По внешнему обращению аттресаАКЗ-АК 1 преобразуются в данные и записываются в блок 6 по адресу АК 7-АК 4,Тем самым н блоке 6 по адресам АК 7-АК запоминаются ттризнаки внешнихобращений. В режиме регенерации изблока 6 последовательно выбираютсяинформационные байты, по состояниюкоторых приоритетный шифратор 8 задает адреса АКЗ-АК подлежащих регенерации столбцов динамической памяти, Адреса АК 7-АК 4 и информационныхбайтов блока 6 задаются счетчиком 3.Сигнал с выхода блока 1 (фиг.За,4 а) задает уровнем "О" режим регенерации, уровнем 1 - режим внешнегообращения.В режиме регенерации (Фиг.З) адресный мультиплексор 4 подключает квыходам 12 устройства выходы состояния счетчика 3, к выходам 13 - информационные выходы приоритетного шифратора 8,В информационных байтах, выбираемых из блока 6, "1" соответствует признаку внешнего обращения, "О" его отсутствию (фиг. Зл-н), По синхрс сигналу (фиг, Зг) состояния выходов блока 6 заносятся в регистр 7, По состоянию выходов регистра 7 приоритетный шифратор 8 формирует код, соответствующий первому иэ 0" на выходах регистра 7. Дешифратор 14 преобразователя 5 на своем выходе, соответствующем состоянию сформированных АКЗ-АК, устанавливаЮт "1", 1 о сигналу записи (фиг. Зб) в блок 6 заносится состояние выходов преобразователя 5 (Фиг. Зж-к). 1 о следующему синхросигналу состояние регистра 7 изменяется и приоритетный шифратор 8 вырабатывает код, соответствующий следующему из нОп в разрядах выбранного из блока 6 байта, По соответствующему этому байту коду и его адресу в блоке 6 регенерируется следующий столбец динамической памяти, Уровни 0 на прочих выходах дешифратора 14 не стирают признаков выборки, так как к выходам дешифратора 8 через элементы ИПИ 15 преобразователя 5 подключены выходы регистра 7. Процесс продолжае-ся до установления83 1251 При внешних обращениях по всем строчным адресам все ячейки блока 6 устанавливаются в 1", и в режиме регенерации перебираются только адреса информационных байтов блока (АК 7-АК 4). Выходные состояния узлов устройства 14 1 5 1 0 000010 111111 000000 000000 01 01 11111 111 на выходах регистракола 1111111, Поскольку код 111 на выходе приоритетного шифратора 8 соответствует как коду 11111110, так и коду 11111111 на его информационных входах, а "1" на его выходе запроса сбрасывается при входном коде 11111111, в блоке 6 запоминаются признаки обращения только по первым семи из каждых восьми строчных адресов, По сбросу сигнала запро О са приоритетного шифратора 8 (Фиг,З) выходы преобразователя 5 блокируются элементами И 16. На выходах преобразователя 5 устанавливаются "0". По сигналу записи в это состояние уста-, 5 навливается и выбранный из блока 6 байт. Затем по совпадению "0",на выходе запроса и сигналов на выходе блока 1 (фиг.Зб) элемент И 2 формирует сигнал модификации счетчика 3 (Фиг. Зи) и состояние АК 7-ЛК 4 изменяется (фиг,Зд). По следующему синхросигналу в регистр 7 заносится состояние следующего байта, выбранного к этому времени из блока 6 по новым АК 7-АК 4, и анализ байта начинается вновь. Окончание регенерации определяется по сигналу переноса счетчика 3 (фиг.Зр).Таким образом, за цикл регенерации динамическая память выбирается по 30 строчным адресам, по которым не производилось внешнее обращение, и по адресам, соответствующим последним разрядам байтов признаков выборки независимо от того, происходило по ним 3 внешнее обращение (в данном случае - по каждому восьмому строчному адресу) или нет, В конце цикла регенерации все признаки выборки оказываются сброшенными.40При подаче питающего напряжения ячейки блока б устанавливаются произвольно; для их сброса необходим один цикл регенерации. На производительность системы это не влияет поскольку при подаче напряжения динамическая память переходит в рабочий режим спустя 8-10 циклов.Участок 1 на Фиг.З отображает процесс управления регенерацией при 0 отсутствии признаков выборки во всех разрядах выбранного из блока 6 байта. Участокна Фиг,3 отображает процесс управления регенерацией при отсутствии признака выборки только во втором разряде байта. Переключение выходных состояний блоков устройства в этом случае представлено в таблице.Участок Ш на Фиг,З отображает управление регенерацией при предыдущих внешних обращениях по всем строчным адресам. Переключаются только АК 7-АК 4; АКЗ-АК 1 - постоянно в состоянии 111. Сигнал запроса постоянно сброшен , и счетчик 3 регенерации модифицируется по каж - доку сигналу с выхода блока 1 (фиг. 3 и),В режиме внешнего обращения (фиг.4) адресный мультиплексор 4 подключает к выходам 12 устройства старшие разряды адресного входа 11, к выходам 13 - его младшие разряды. Адрес внешнего обращения устанавливается на входе 11 по сигналам с выхода блока 1 (фиг. 4 в, д, е). По сигналу "1" на другом выходе блока 1 счетчик 3 сбрасывается, а выход запроса приоритетного шифратора устанавливается в "1", По внешнему обращению из обнуленного в течение цикла регенерации блока 6 выбирается байт по строчным адресам обращения АК 7-АК 4 (фиг. 4 л-н). Затем по синхросигналу с выхода блока 1 (фиг. 4 г) выбранный байт заносится в регистр 7. Преобразователь 5 передает этот байт на информационные входы блока 6, причем разряд, соответствующий состоянию АКЗ-АК 1, устанавливается в "1" (фиг. 4 ж-и). По сигналу записи (фиг. 4 б) вновь сформированный байт заносится в блок 6, после чего из него выбирается байт по следующему состоянию АК-АК 4. Так обнуленные за цикл регенерации ячейки блока 6 устанавливаются по строчным адресным внешних обращений в "1".Формула изобретения 1. Устройство для управления регенерацией информации в динамической памяти, содержащее счетчик, адресный мультиплексор, блок памяти, элемент И и блок синхронизации, первый вход которого является управляющим входом устройства, первый выход подключен к входу сброса счетчика и управляющему входу адресного мультиплексора, второй выход блока синхронизации соединен с входом записи блока памяти, третий выход - с первым входом элемента И, выход которого подключен к счетному входу счетчика, выход переноса которого подключен к второму входу блока синхронизации, а выходы состояния счетчика соединены с одним из информационных входов адресного мульти плексора, адресные входы которого являются адресным входом устройства, а выходы - адресными выходами устройства, причем одни из выходов адресного 2 мультиплексора соединены с адресными входами блока памяти, о т л и ч а ю - щ е е с я тем, что, с целью повышени быстродействия устройства, в него вве Лены регистр, приоритетный шифратор, элемент НЕ и преобразователь кодов адреса, адресные входы которого подключены к другим выходам адресногомультиплексора, а выходы - к информационным входам блока памяти, выхоцыкоторого подключены к информационнымвходам регистра, синхровход которогосоединен с четвертым выходом блокасинхронизации, а выходы подключены кинформационным входам преобразователя кодов адреса и приоритетного шифратора, управляющий вход которогоподключен к первому выходу блока синхронизации, информационные выходы сое.динены с другими информационными входами адресного мультиплексора, а выход запроса подключен к управляющемувходу преобразователя кодов адреса ичерез элемент НЕ соединен с вторымвходом элемента И. 2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что преобразователь кодов адреса содержит элементы ИЛИ, элементы И и дешифратор, выходы которого, кроме последнего, подключены к первым входам элементов ИЛИ, выходы которых соединены с первыми входами элементов И, выходы которых являются выходами преобразователя, входами которого являются входы дешифратора и вторые входы элементов И и элементов ИЛИ.1251183 Составитель В. РудаковТехред И.Гайдощ Коррек едактор А.Огар ксимишин аказ 4419/5 оизводственно-поли ческое предприятие, г. Ужгород, ул. Проектна Тираж 543 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, РаушсПодписно омитета СС открытий я наб., д.