Аналоговое запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 51)4 0 1 30ектротех СССР981.СР982. льств 7/00,ство7/00,ОЕ ЗАПОМИНАЮЩЕЕ УСТ являетс област относится ехники, в четен ьной эапо троиства,и блока ре стностйств,чествеой инатикиь изоб инающих ус льзовано В и устроистреобраэовадом блокаоговой паисп хра уст ения аналог ойствах авт льной техники. е устроими дом ком вьппение точности я достигается но СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ РПИСАНИЕ ИЗРБР А ВТОРСНОМУ СВИДЕТЕЛЬСТВ(71) Новосибирский злческий институт(54) АНАЛО РОЙСТВО (57) Изобр вычислител к технике может бытьустройстваформации в и измерите ретения - ства, кото 1184 А 1 связями цифроаналогового преобразователя с блоком записи; ключа и компаратора с блоком аналоговой памяти,блока управления с компаратором. Устройство содержит блок управлеиия,последовательно соединенные блокзаписи, блок буферной памяти, блоксчитывания, компаратор, блок резисторов, цифроаналоговый преобразователь, ключ и блок аналоговой памяти.Выходы блока управления соединеныс одними из входов блока записи, блока считывания, компаратора, блокарегистров, ключа и блока аналоговой памяти. Другои вход клю информационным входом у выходы блока считывания гистров являются выхода Выход цифроаналогового ля соединен с другим вх записи, выход блока анал мяти соединен с другпаратора. 3 ил.1 1251Изобретение относится к вычислительной технике, в частности к технике запоминающих устройств, и можетбыть использовано в качестве устройства хранения аналоговой информациив устройствах автоматики и измерительной техники,Цель изобретения - повышение точности устройства.На фиг. 1 изображена функциональ Оная схема предлагаемого устройства;на фиг, 3 - характеристика записии считывания; на фиг. 3 - временныедиаграммы, поясняющие работу устройства. 15Аналоговое запоминающее устройствосодержит блок 1 управления, блок 2записи, блок 3 аналоговой памяти,блок 4 считывания, компаратор 5, блок6 регистров, цифроаналоговый преобразователь 7, ключ 8 и блок 9 буферной памяти. Блок 1 управления выполнен на базе микросхем 155 серии и состоит иэ задающего кварцевого генератора, делителя частоты, дешифратора управляющих импульсов и схемы программного управления, с помощью которой задаются режимы работ устройства. Блок 2 ЗО записи, формирующий информационный ток записи, амплитуда которого пропорциональна входному напряжению, реализован на микросхеме 169 ААЗ. Блок 4 считывания состоит из формировате- З 5 лей адресных токов считывания и эапи си, реализованных на микросхемах 169 ААЗ, стробируемого интегратора со сбросом, который преобразует сигнал с блока 3 в выходное напряжение, 40 пропорциональное записанному входному сигналу, и выполнен на микросхеме 544 УД 2 с интегрирующим конденсатором. Блок 9 представляет собой электростатический элемент памяти на линей ных конденсаторах. Блок 3 содержит магнитные элементы памяти с разрушающим считыванием информации, соединенные между собой по матричнойструктуре с диодной дешифрацией. Ключ 5 О 8 реализован на микросхеме КР 590 КН 2.Блок 6 подбора разрядов преобразователя содержит десятиразрядный регистр результата преобразования, сдвигающий регисту выполнен на элементах 155-й серии. Преобразователь 7 реализован на микросхеме 572 ПА 1 А с выходом на операционном усилителе 544 УД 2, компаратор 5 - на микросхемах КР 597 СА 2 и К 155 ЛР 1.Устройство работает в трех режимах записи, считывания и регенерации.При переключении устройства в режим записи по соответствующему сигналу 1 Р 8 блок 1 управления включает ключ 8 и подсоединяет вход устройства к входу блока 9, а по сигналу 11, е компаратор 5 переключается в режим анализа знака разности его входных напряжений Ц и Це , соотеех ветствующий режиму записи предлагаемого устройства (фиг. 3).Весь интервал времени записи информации в блок 3 состоит иэ нескольких временных интервалов циклов), каждый иэ которых состоит из двух тактов - разрушающего считывания и записи. При этом сначала производится разрушающее считывание информации с блока 3 и одновременно с помощью блока 9 производится эапоми" нание аналоговой дискреты входного сигнала хе на весь интервал времени записи информации в блок 3, т.е, с помощью блока 9 осуществляется квантование входного сигнала(1) по времени, что уменьшаетвхдинамическую погрешность устройства, возникающую при изменении входного сигнала х (т ) в интервале вре вхмени записи.Затем, используя однозначность характеристики эаписи-считывания блока 3 х ,=(х.; ), с помощью преобрзователя 7 эа несколько циклов, число которых равно числу разрядов преобразователя 7, по определенному алгоритму осуществляется подбор такого х (и), что в процессе его записи и считывания в последующем цикле на выходе блока 4 считывания устанавливается выходной сигнал х ц (п)=х,е(п)1, Равный х , с точностью, определяемой суммой погрешностей, участвующих в работе блоков устройства. Суммарная погрешность предлагаемого устройства9в -= . в;, где- номер блока устройства. Отсюда максимальное числоразрядов преобразователя 7 и 1 оРмаркс ПЬРассмотрим работу устройства по отдельным циклам и тактам на приме 1251ре 3-разрядного цифроаналогового преобразователя 7.При поступлении управляющего синхроимпульса СИ на вход блок 1 управления начинает вырабатывать соответствующие управляющие импульсы, которые по шинам управления управляют работой всех блоков устройства, при этом в нулевом цикле в такте считывания производится разрушающее счи , тывание ранее хранимой информации с блока 3, на выходе которого появляется ЭДС. Блок 4 считывания формирует сигнал=х(0), который поступает на один иэ входов компара; 5 тора 5 (фиг. 3), а рабочая точка бло/ ка 3 перемещается из положения 0 в положении О (фиг. 2). Одновременно по сигналу управления 11 р 9 блок 9 отслеживает входной сигнал х (С) 20 и по моменту окончания импульса 111 э запоминает аналоговую дискрету хт,е. переходит в режим хранеЕГ 1ния, а на второй вход компаратора 5 поступает сигнал У =х , (фиг,З) 25Б вв БГ 1 Компаратор 5 определяет разность дх(0)=П -1 (0), которая в дальЬ 8 Г БСнейшем не используется (фиг. 2).В нулевом цикле в такте записи, который начинается с приходом имПУльса чпрБ, по пеРеДнемУ фРонтУ импульса У 1осуществпяются анализ знака дх(0) и включение старшего разряда преобразователя 7 с помощью блока 6 подбора разрядов преобразова 35 теля, в результате на входе блока 2 записи через некоторое время устанавт ливается напряжение П =х (О) = - (фига ън 2 2) и 3). По окончании импульса С 1 Б ,40 длительность которого несколько больше переходных процессов преобразователя 7 и блока 2 записи, производится запись в блок 3 под действием сигнала х (О), рабочая точка которого 45 перемешается в положение 1, одновременно блок 4 считывания сбрасывается в нуль.В первом цикле в такте считывания аналогично нулевому циклу блок 4 считывания формирует сигнал У (1)= =х ,(1) и рабочая точка перемещается в положение О, По о: ончании переходных процессов такта считывания компаратор 5 при дх(1)=1 Б -Увс (1)СО 55 выдает на блок 6 сигнал сброса а=1, а при дх(1).0 - сигнал логического нуля а, =О, т,е. в этом случае сброса 184 4разряда преобразователя, включенногов предыдущем нулевом цикле, не происходитВ первом цикле в такте записи аналогично нулевому циклу осуществляетсяанализ знака дх по наличию логической информации с компаратора 5 ипри а=1 производится сброс старшегоразряда преобразователя 7 и одновременно независимо от результата анализа знака дх(1 ) происходит подключение следующего разряда преобразователя 7, те. преобразователь 7 формирует сигнал:(1)=а - + - =х+ - =11 э аз Ццап2 22 э ост у 2 =ХПо окончании импульса 1 Б ана р логично нулевому циклу пройзводится запись под действием сигнала х (1)Э в блок 3, рабочая точка перемещается в положение 2, одновременно блок 4 считывания сбрасывается в нуль.Во втором и всех последующих циклах блоки устройства работают аналогично первому циклу, т,е. в 1-м цикле в такте записи на вход блока 2 записи поступает с цифроаналогового преобразователя сигнал:9Ф 1-ап (1) х э (1)=Р- а;цэ2 +1.гэ 21=где,- а;1 э 2 =х,пост результат подбора разрядов преобразователя 7 в предыдущих циклах;а=1 при дх(ь.)О и а;=О при дх(1.)0;2 " - величина разряда преобразователя 7, подключаемого в -м цикле.Таким образом, в режиме записи в устройстве одновременно осуществляется квантование входного сигнала х 8ВГ по уровню, т.е. значению х , в п-м цикле соответствует несколько меньшая эталонная величина х ,(и)= х (и-.), причем дх(п) э/ , что соответствует требуемой то 4 ности. Кроме того, в последнем п-м цикле в такте записи осуществляется привязка записываемой аналоговой величины к эталонному уровню хвГ(п) путем добавления к сигналу х (п)асг половины шага квантования У 2 1, что следует из формулы (1), в результате этого при последующем счи" тыванин выходной сигнал х ,(и+1) будет, как и хь , находиться между эталонными уровнями х 8,(п)и х (и.)+рый поступает через блок 9 выборкии хранения на второй вход компаратоРа 5 х те1 хдр(О) Оьв (О)(фиг. 2 и 3),В первом такте по началу импульсаПрь производится анализ знака разности бх(1); если а,=1, происходитсброс старшего разряда преобразователя 7. Одновременно включается следующий более младший разряд, равный1)хполовине предыдущего - на входкомпаратора 5 поступает сигнал с выхода блока 9 П(1)=Пц(1)=а,и, Пэ+2 22Во втором и всех последующих тактах блоки устройства работают аналогично первому циклу, т.е. в .-мтакте на вход компаратора 5 постуцаетсигнал П( 1 )=П, ( 1) =,Е а; П, 2 ++П 2 1а в последнем (3-м) такте осуществляется привязка подобранного значения напряжения с преобразователя 7 к напряжению сигналаП =хв (4) и запоминание его вБс выхблоке 9 к концу 3-го такта, т,е. 4 ОПредлагаемая схема-остается неизменной и для аналогового запоминающего устройства, содержащего множество запоминающих элементов,При этом добавляется требуемое количество запоминающихся элементов с формирователямиадресных токов в блок 3. записи. Ц+ в ,, т.е. при этом не происходит накопления ошибки.При переключении устройства в режим считывания по соответствующемусигналу Ор 8 ключ 8 подключает навход блока 9 выход преобразователя7, по сигналу 1компаратор 5 переключается в режим анализа знакаразности его входных напряженийи 11 в , соответствующий режимугс в входсчитывания, и ри этом а= 1, если ь х==И, -П, "О, и а=О, если Ь хбО, а посигналу 1. блок 9 переключаетсяв режим слежения (фиг. 3),Режим считывания состоит из л+1тактов (для 3-разрядного преобразователя - из 4-х тактов)В нулевом такте с блока 3 производится разрушающее считывание, блок4 считывания формирует и хранит втечение четырех тактов, т,е. в течение всего времени считывания, выходно;, сигнал П =х в,(4)=Гх р(3)1,который поступает на один из входовкомпаратора 5. По сигналу 11 р, 6 спомощью блока 6 в преобразователе 7включается старший разряд в в в , котоИ, (3)=,г а; П 2 +П. 2 . При этомначиная с первого такта считывания икончая последним тактом считывания 5режима считывания выход блока ч счиХтывания является аналоговым выходомустройствах а в течение третьего (последнего) такта считывания с входа 10 преобразователя 7 поступает на выходустройства цифровой коц. Работа устройства в режиме регенерации начинается автоматически по окончании режима считывания. При этом компаратор 5по сигналу Опереключается в реким анализа знака разности его входных напряжений П ви 11 , соответствующий режиму записи (фиг. 3). Режимрегенерации полностью соответствуетрежиму записи, только запись сигналаП в(3) в блок 3 начинается с тактазаписи нулевого цикла (фиг. 3). Благодаря описанным режимам считывания и регенерации в устройстве можно проводить многократное считывание(практически неограниченное) без накоппения ошибок с требуемой точностью.В прототипе при первом считывании возможно накопление ошибки, равной величине младшего разряда преобразователя 7, т.е если в прототипе сигнал хнаходится между х, и х;Юхэталонными уровнями, то при первомсчитывании выходной сигнал х, (О) 35 вх 1 хможет оказаться на соседних уровнях,например, между х; и х;, а это также повьнпает точность предлагаемогоустройства Кроме того, точность предлагаемого устройства повьппается за счет упрощения, которое достигается путем исключения иэ его схемы сумматора, вычитающего блока и второго блока аналоговой памяти, а также за счет уменьшения динамической ошибки квантования по времени и за счет привязки к эталонному уровню записываемой аналоговой дискреты в режиме12511Формула изобретения Аналоговое запоминающее устройство, содержащее последовательно соединенные блок записи, блок аналоговой 5 памяти, блок считывания, компаратор, блок регистров, цифроаналоговый преобразователь и ключ, второй вход которого является информационным входом устройства, блок управления, 10 первый, второй, третий, четвертый выходы которого подключены соответственно к первому входу блока записи, к вторым входам блока считывания, блока регистров и к третьему входу 84 8ключа, блок буферной памяти, первыйвход которого соединен с пятым выходом блока управления, вход блока управления является управляющим входомустройства, о т л и ч а ю щ е е с ятем, что, с целью повышения точностиустройства, в нем выход цифроаналогового преобразователя соединенс вторым входом блока записи, выходключа соединен с вторым входом блокабуферной памяти, выход которого сое"динен с вторым входом компаратора,третий вход компаратора соединен сшесрым выходом блока управления,Составитель А. ВоронинРедактор А, Огар Техред ИГайдош орректор А. Тя Заказ 4 о л ушская наб. роектная, 4 роиэводственно-полиграфическое предприятие, г. Ужг 9(51ВНИИПИпо113035 Тираж 543дарственногизобретениква, Ж,Подписнокомитета СССРи открытий