Устройство для отладки программ

) 30Я. Зельченко,ахманин ния пеельство СССР 13/06, 1979. ьство СССР 11/28, 1983(57) Устройстворамм относится ОТЛАДКИ ПРОГР и я отладки прогифровой вычисли ель изобретения а тельн технике ОСУДАРСТВЕННЫЙ НОМИТЕТ ССС О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ ОМУ СВИДЕТЕЛЬСТВ 21) 3837922/24-2422) 02.01,8546) 15.08.86, Бал, 972) Л, О. Беспалов,Н. Никитин, М. Н.В. И. Шагулин53) 681.3(088.8)56) Авторское свидет754419) кл. С 06 РАвторское свидетел1137472. кл. С 06 Р сокращение времени отладки прогрЦель достигается тем, что в состустройства, содержащего блок памблок элементов И, блок элементов ИЛИшифратор команды Останов" и коммутор, введены второй блок памяти, трустройства сопряжения, блок управли магистраль обмена, которые обечивают формирование контрольногопризнака трассировки выбранных ввей программ. В процессе отладкипрограмм это позволяет выбратьбую отлаживаемую ветвь программыосуществить оперативный контрольвильности прохождения программывыбранной ветви. 1 з.п.ф-лы, 5 илустройство для отладки программ. работает следующим образом.Из магистрали 11 обмена на первый вход блока 8 подается базовый адрес. Последний проходит на первый вход схемы 32 сравнения, на второй вход которой поступает код, снимаемый с выхода регистра 31 блока 12, При этом предполагается, что регистр 31 блока 12 установлен в фиксированное, состояние путем привязи входов триг геров этого регистра к определенным потенциалам источников питания, т.е. с выхода регистра 31 снимается жест" кий код, который определяет номер блоков сопряжения в линии устройств, задействованных на магистраль обмена. При совпадении этого кода с кодом базового адреса, принятым схемой 32 сравнения, иэ магистрали 11 обмена с выхода схемы 32 сравнения 50 Изобретение относится к цифровойвычислительной технике и может бытьиспользовано при отладке программспециализированных ЭВМ, содержащихв своем составе штатные блоки памяти 5с рабочими программами.Цель изобретения - сокращение времени отладки.На фиг, 1 приведена структурнаясхема устройства для отладки программ; на фиг. 2 - пример реализациикоммутатора; на фиг. 3 - пример реализации блока управления; на фиг. 4 пример реализации блока сопряжения;на фиг. 5 - пример фрагмента трассыветви отлаживаемой программы.В состав устройства входят блокэлементов ИЛИ, блок 2 элементов И,шифратор 3 команды останова, элементы И 3.1 - З.В, коммутатор 4,20блок 5 управления, блок 6 и 7 памяти, блоки 8,9 и О сопряжения, магистраль 11 обмена, первый блок 12опознавания, первый блок 13 элементов И, второй блок 14 опознавания,второй блок 15 элементов И, третийблок 16 опознавания, третий блок 17элементов И, элементы И 18 и 19,элемент 20 задержки, триггер 21,элемент 22 задержки, дешифратор 23, 30группы элементов И 24, 25 и 26, груп"пы элементов ИЛИ 27 и 28, регистры29 и 30, регистр 31, схема 32 сравнения,первый элемент И 33, первая 34 ивторая 35 группы элементов И второй 36 элемент И, группыэлементов И 34 и 35. снимается разрешающий сигнал, поступающий на первый вход элементов И 33,36 и групп элементов И 34, 35, Вовремя действия этого сигнала на вторые входы элементов и группы элементов И 33, 34, 35 из магистрали 11обмена подаются адрес, информационный код, относящийся к этому адресу,и сигнал "Запись" . Этот сигнал икоды проходят через элемент И 33и группы элементов И,34 и 35 и появляются на первом, третьем (длясигнала "Запись" ), четвертом и пятомвыходах блока 8, Сигнал, снимаемыйс первого выхода блока 8, возвращается в магистраль 11 обмена дляконтроля исправности магистрали приработе. устройства с магистралью обмена типа общая шина,Аналогичным образом в режиме записи информации осуществляется работаблоков 9 и 10, при этом на регистре31 блоков 9 и 1 О хранится не жесткий,код, как это имеет место в блоке 8,а код, поступающий на шестой вход .этих устройств с выходов блока 5.При дальнейшей работе сигналы стретьего, четвертого .и пятого выходов блока 8 поступают на первый,второй и третий входы блока 5 соответственна. В этом блоке адресныйкод запоминается на регистре 29,информационный код - на регистре30, а сигнал "Запись" приходит навторой вход дешифратора 23 и производит его опрос. При наличии на первом входе дешифратора 23 кода адреса,а на втором - сигнала опроса на одном из выходов дешифратора 23 появляется сигнал, подсвечивающий одиниз входов групп элементов И 24, 25или 26. В результате информационныйкод с выхода регистра 30 через однуиз групп элементов И 24, 25 или 26и последовательно соединенную с ни"ми группу 27 или 28 (или через обеиз них для группы элементов И 24)проходит на выходы блока 5 и запоминается в регистрах 31 блоков 14 и16, которые определяют номер устройства, задействованного на магистральобмена и используемого при совместной работе с блоками 6 и 7 памяти,Работа устройства с блоками 6 и 7памяти осуществляется в режимахзаписи и считывания,В режиме записи с помощью блоков8 и 5 в регистрах 31 блоков 14 и 16251087 устанавливается различный код, Через информационный вход блока 5 производится загрузка этого блока исходным вариантом программы, подлежащей отладке, при этом информационные 5 коды, адреса команд, отлаживаемых программ и сигнал записи поступают на соответствующие входы блока 6 памяти из магистрали 11 обмена через блок 9 при наличии на первом входе 1 О блока 9 базового адреса, соответствук 3 цего коду, установленному в регистре 31 блока 9.Аналогичным образом осуществляется запись информации в один из раэ рядов блока 7 памяти, причем адреса ячеек памяти для блоков 6 и 7, в которые осуществлена запись, одинаковы. Значение информации, записанной в выбранном разряде блока 7 памяти, 20 определяется трассой (ориентированным графом) адресов, используемых в процессе отладки. При этом под вершинами трассы поднимаются адреса условных переходов, 25Затем в режиме считывания с помощьюФблоков 8 и 5 в регистрах 31 блоков 14 и 16 устанавливается одинаковый код. Появление из магистрали 11 обмена на первых входах блоков 9 и 10 30 базового адреса, соответствующего значения кода, установленного в Регистрах 31 блоков 9 и 10,. а также текущего адреса и сигнала считывания в режиме ,считывание ведет к прохождению адрес-З 5 ного кода и сигнала считывания через блоки 9 и 1 О на соответствующие входы блоков 6 и 7 памяти.При наличии на входах блока 6 памяти кода адреса и сигнала опроса 40 из блока производится считывание информации, которая поступает на первый вход блока 2 элементов И.Код, считанный из выбранного разряда блока 7, поступает на единичный 45 вход триггера 21 коммутатора 4.Сигнал считывания, поступающий на соответствующий вход блока 7 памяти, одновременно подается на вход первого элемента 22 задержки коммутатора 4, 50 Далее этот сигнал, задержанный элементом 22 на время работы блока 7 памяти и установки триггера 21, поступает на первый вход элементов 18 и 19 И. 55В зависимости от состояния триггера 21 сигнал проходит либо через элемент И 18, либо элемент И 19,4Режим записи соответствует ходу программы по намеченному пути выбираемых адресов. В режиме считывания оперативно устанавливается факт несоответствия в ходе трассы программы. С выхода элемента И 18 сигнал поступает на вгорой вход блока 2 элементов И и подсвечивает информацию, находящуюся на первом входе этого блока. В результате информационное слово, считанное из блока 6 памяти, появляется на выходе блока 2 элементов И и проходит через блок 1 элементов ИЛИ на выход устройства. Если сигнал появляется на выходе элемента И 19, то он, пройдя через второй элемент 20 задержки, устанавливает триггер 21 в исходное состояние, поступает на вход шифратора 3 команды "Останов", которая передается через блок 1 элементов ИЛИ на выход устройства. Формула изобретения Устройство для отладки программ, содержащее блок элементов ИЛИ, блок элементов И, шифратор команды останов, коммутатор и первый блок памяти, информационный выход которбго соединен с первым входом блока элементов И, выходы которого соединены с первой группой входов блока элемен тов ИЛИ, первый и второй выходы коммутатора соединены соответственно с вторым входом блока элементов И и входом шифратора команды останов, выходы которого соединены с второй группой входов блока элементов ИЛИ, выходы блока элементов ИЛИ образуют группу информационных выходов устройства, о т л и ч а ю - щ е е с я тем, что, с целью сокра" щения времени отладки программ, в устройство введены второй блок памяти, три блока сопряжения и блок управления, причем блок управления содержит первый и второй регистры, три группы элементов И, дешифратор, две группы элементов ИЛИ, причем вход записи устройства соединен с первыми информационными входами первого, второго и третьего блоков сопряжения, адресный вход устройства соединен с входом базового адреса и вторыми информационными входами первого, второго и третьего блоков сопряжения, информационный вход устрой 1251087ства соединен с третьими информационными входами первого, второго и третьего блоков сопряжения, вход считывания устройства соединен с,четвертыми информационными входами перного, второго и третьего блоков сопряжения и выходы разрешения записивторого и третьего блоков сопряжения образуют выход разрешения записи программы устройства, выходы разрешения считывания второго и третьего блоков сопряжения образуют выход разрешения считывания программы устройства, выходы разрешения записи, адресный и информационный выходы первого блока сопряжения соединены соответственно с тактовым входом дешифратора, с информационными входами первого и второго регистров блока управления, информационный выход перйого регистра соединен с информационным входом дешифратора, первый, второй и третий выходы которого соединены с входами соответственно элементов И первой, второй и третьей групп блока управления, информаци-, онный выход второго регистра соединен с вторыми входами элементов Ипервой, второй и третьей групп, выходы элементов И первой группы соедииены с первыми входами элементов ИЛИпервой и второй групп, выходы элементов И второй и третьей групп соединены с вторыми входами элементовИЛИ соответственно первой и второйгрупп, выходы блока управления соединены с входами начального адресавторого и третьего блоков сопряжения соответственно, выходы разрешения записи, адреса, информационныеи разрешения считывания второго итретьего блоков сопряжения соединеныс входами записи, адреса, информации и считывания первого и второгоблоков памяти соответственно, информационный выход второго блока памяти соединен с информационным входом 10коммутатора, выход разрешения считынация второго блока сопряжения соединен с управляющим входом коммутатора. 2. Устройство по п. ), о т л ич а ю щ е е с я тем, что блок сопря.жения содержит регистр, схему сравнения, первый и второй элементы И,первую и вторую группы элементов И,причем вход базового адреса блока 20соединен с информационным входомсхемы сравнения, вход начального адреса блока соединен с входом регистра, выход которого соединен с вто" 25рым входом схемы сравнения, выходсхемы сравнения соединен с певрымивходами первого и второго элементов И и с первыми входами элементовИ первой и второй групп, причем первый, второй, третий и четвертый информационные входы блока соединены свторыми входами соответственно первого элемента"И, первой группы эле"ментов И, второй группы и вторым элементом И, выходы первого и второго 35 элементов И образуют первый и второй выходы блока, выходы элементовИ первой и второй групп образуютгруппу адресных и информационныхвыходов блока.251087 РАФА оставитель И. Сигналовехред И.Гайдош Корректор А. Обруч актор Т. Митейко аказ 4412/ 46 Тираз 67 ВНИИПИ Государственного коми по делам изобретений и от 113035, Москва, Ж, РаушскаяПодписно ета ССС ытий наб., д ород роект Производственно-полиграфическое предприятие, г