Устройство для контроля последовательности сигналов

,.803 22 62 А 1 с 50 4 С Об Р 11 00 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРпО делАм изОБРетений и ОткРытий ОПИСАНИЕ ИЗОБРЕТЕНИЯ .,Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССРф 807300 ь кл. С 06 Р 11/00, 1981Авторское свидетельство СССРВ 296109, кл. С Об Р 11/22, 1968,(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОСЛЕДОВАТЕЛЬНОСТИ СИГНАЛОВ(57) Изобретение относится к вычислительной технике и может быть использовано для контроля выполненияопераций в устройствах управления и сопряжения. Целью изобретения является повьанение полноты и достоверности контроля. Устройство содерзитрегистр, коммутатор разрядов, элементы И, ИЛИ,.образукщие ячейки треугольной матрицы, группу элементов И,элементы НЕ, группу триггеров, группу элементов сравнения, группу формирователей импульсов, элементы задерюи И, ИЛИ, НЕ. Цель достигаетсяза счет возжнкности обнаружения наруаения очередности поступления сигналов, одновременного поступлениянескольких сигналов, обеспеченияконтроля произвольных последовательностей сигналов импульсного или потенциального вида. 3 ил.1 12297Изобретение относится к вычислительной технике и может быть использовано дляконтроля выполнения операций в устройствах управления и сопряжения.зЦель изобретения - повышение полноты и достоверности контроля последовательности сигналон за счет обнаружения ошибок, вызванных нарушениями очередностей одиночных сигналов (Ои параллельным поступлением нескольких сигналов, обеспечение контроляпроизвольных последовательностейсигналов импульсного или потенциального вида. (5На фиг. 1 изображена блок-схемаустройства; на фиг.2 - схема ныполне"ния элементов сравнения, на фиг.3схема коммутатора,Устройство содержит регистр 1, ;укоммутатор 2 разрядов, элементыИЛИ 3 и И 4, элементы ИЛИ 5 и И 6,элементы ИЛИ 7 и И 8, образующие логические ячейки треугольной матрицы,элементы НЕ 9 группы, элементы И 10группы, группу 11 триггеров 12, элементы 13 сравнения группы, формирователи 14 импульсов группы, второй элемент ИЛИ 15, первый 16 и второй 17элементы задержки, первый элементИЛИ 18, элемент И 19. Элементы 13сравнения содержат элементы НЕ 20,И 21 и ИЛИ 22. Коммутатор 2 можетбыть выполнен по схеме, содержащейклеммы 23-30 входных и выходных цепей35между которыми устанавливаются перемычки, соответствующие ожидаемой,заданной очередности поступления контролируемой последовательности сигналов. Коммутатор может быть выполненЩтакже программно упранляе(п(м.Устройство работает следующим об)азом.В исходном положении регистр 1 итриггеры 12 установлены в нулевое45положение сигналом по входу сброса,Контролируемая последовательностьсигналов подается на соответствующие входы регистра 1, в котором взаданной последовательности устанавливаются в единичное состояние триггеры соответствущцих разрядов, Потен-циальные сигналы с выходов срабатываищих триггеров регистра 1 подаютсяна входы коммутатора 2. В последнемпредварительно установлено однозначное соответствие между очередностьюпоступления входных сигналов и но.мерами выходов, а именно выход 24 62 2соответствует сигналу, поступающему перным, выход 26 - сигналу, поступающему вторым и т.д. Если например, задана следукщая последовательность входных сигналон: сигнал А - первый,. В - второй, Г - п-й, то н коммутаторе 2 установлены связи между клеммами 23-24, 27-26, 25-28 и 29-30,Таким образом, при любой очередности входных сигналов после установки соответствия между входами и вы" ходами коммутатора 2 н последнем всегда возбуждаются выходы только в постоянной последовательности при любой очередности поступления входных сигналон: выход 24 - первый, 26 - второй, 28 - третий и т.д.При поступлении на вход устройства. первого нходного сигнала, например А, возбуждается первый выход коммутатора 2. Потенциальный сигнал с вь:,хода 24 коммутатора 2 подается на первые нходы элемента ИЛИ 3-1 и И 4- 1 и далее через последовательную цепь элементов ИЛИ 3-2 - 3-(и) на входы элементов И 4-2 - 4-(и) и на вход элемента И 10-1, Элементы И 4 остаются закрытыми, так как отсутствуют сигналы на нсех остальных выходах коммутатора 2. Кроме того, сигнал А с выхода 24 коммутатора 2 подается на первый вход элемента сравнения 13-1 и на вход формирователя 14-1, Последний формирует импульс, который через элемент ИЛИ 15 подается на вход последовательной цепи из элементов задержки 16 и 1. На выходе элемента 16 задержки формируется импульс, задержанный на время, преньппающее время переходных процессов н устройстве и являюшийся импульсом считывания сигналов с элементов И 10. При отсутствии сигналов на других выходах коммутатора 2 элемент НЕ 9-1 подает сигнал разрешения на вход элемента И 10- 1. При этом импульс с выхода элемента 16 задержки открывает элемент И 10-1, сигнал с выхода которого устанавливает в единичное состояние соответствукщий триггер 12-1. Потенциальный сигнал с выхода триггера 12"1 подается на второй вход элемента сравнение 13-1. При совпадении сигналов на обоих входах элемента 13-1 последний не формирует выходной сигнал, элементы ИЛИ 18, И 19 закрыты, сигнал ошибки не формируется.О 20 При поступлении второго по очередности входного сигнала, например В,возбуждается второй выход коммутатора 2, при этом продолжает действовать сигйал на первом его выходе 24.Сигнал с выхода 26 коммутатора 2 подается на вторые входы элемента ИЛИ3-1, И 4-1. Сигналы на входах элемента И 4-1 совпадают, он открывается и подает сигнал на первые входыэлементов И 6-1 и через последовательную цепь элементов ИЛИ 5-15-п) на входы элементов И 6-(и)и И 10-2. Кроме того, сигнал с выхода элементаИЛИ 5-(и)через элемент15НЕ 9-1 закрывает элементИ 10-1.Элементы Иб остаются закрытыми,гак как отсутствуют сигналы на последующих выходах28-30 коммутатора 2. Аналогично второй входной сигнал с помощью формирователя 14-2 формирует импульс,который через элемент ИЛИ 15, элемент 16 задержки считывает сигнал сэлемента И 10-2 и устанавливает вединичное состояние триггер 12-2.При этом сигналы на входах элемента 25сравнения 13-2 также совпадают и сигнал ошибки не формируется. Аналогично работает устройство при поступлеНии остальных сигналов в правильнойпоследовательности.В случае нарушения заданной очередности поступления входных сигналов, например первым поступает сигнал А, а вторым сигнал Б вместо сигнала В, устройство работает следую 35щим образом,Сигнал А действует аналогично описанному. Сигнал Б возбуждает третийвыход 28 коммутатора 2, сигнал с которого подается на вторые входы элементов ИЛИ 3-2 и И 4-2. При этом напервый вход элемента И 4-2 подаетсясигнал с выхода элемента ИЛИ 3-1, открытого сигналом А с первого выходакоммутатора 2, Элемент И 4-2 открывается и через последовательнуюцепь элементов ИЛИ 5-1 - 5(п) подготавливает к открыванию элемент И10-2, Кроме того, сигнал с третьеговыхода 28 коммутатора 2 подается навход элемента 13-3 сравнения и черезформирователь 14-3, элементы 1 б и 17задержки открывает элемент И 10-2,При этом срабатывает триггер 12-2,сигнал с выхода которого подается наэлемент 13-2 сравнения,55Таким образом, сигналы на входахэлементов 13-2 и 13-3 сравнения несовпадают. Эти элементы формируют сигналы ошибки, которые через элементы ИЛИ 18 подготавливают к открыванию элемент И 19, Импульс с выхода элемента 17 задержки открывает элемент И 19, с выхода которого на выход устройства выдается сигнал ошибки.В случае нарушения очередности поступления входных сигналов, например при параллельном поступлении сигналов А и В вместо одного сигнала А, устройство работает следующим образом.При параллельном поступлении сигналов А и В одновременно возбуждаются выходы 24 и 26 коммутатора 2Сигнал с выхода 24 подается на первый вход элемента И 4-1 и через элементы ИЛИ 3 на вход элемента И 10-1, Сигнал с выхода 26 коммутатора 2 открывает элемент И 4-1, сигнал с выхода которого через элементы ИЛИ 5 подается на вход элемента И 10-2 и через элемент НЕ 9-1 закрывает элемент И 10-1.Таким образом, импульс считывания с выхода элемента 16 задержки открывает только элемент И 10-2, при этом срабатывает триггер 12-2 и сигналы на входах элемента 13-2 сравнения совпадут. Однако из-за того, что элемент И 10-1 закрыт, триггер 12-1 не срабатывает и сигналы на входах элемента 13-1 сравнения не совпадают. Элемент 13-1 сравнения формирует сиг нал ошибки, который поступает на выход устройства.Аналогично работает устройство при всех других комбинациях нарушений очередности контролируемых сигналов.Формула изобретенияУстройство для контроля последовательности сигналов, содержащее регистр, входы которого являются входами устройства, а выходы соединены с входами коммутатора разрядов, группу элементов И, группу триггеров, входы сброса которых подключены к входу сброса устройства, элементы задержки, группу элементов сравнения, выходы которых подключены к входам первого элемента ИЛИ, а первые и вторые входы - соответственно к выходам коммутатора разрядов и триггеров группы, о т л и ч а ю щ е е с я тем, что, с целью повышения полноты и до 1229762стоверности контроля, в него введеныгруппа элементов НЕ, группа формирователей импулйсов, второй элементИЛИ, элемент И и треугольная матрица 2(п)(п) логических ячеек,где и - разрядность регистра, каждаяиз которых содержит элемент ИЛИ иэлемент И, первые и вторые входыкоторых объединены и являются соответственно первым и вторым входамнлогической ячейки, а выходы - соответственно первым и вторым выходамиячейки, при этом первые входы логических ячеек первой строки матрицысоединены соответственно с второгопо и-й выходами коммутатора разрядов,второй вход первой логической ячейкипервой строки подключен к первомувыходу коммутатора разрядов, в каждой 2 Остроке матрицы первый выход 1 -й логической ячейки а =1(п) соединен с вторым входом ( +1)-й логической ячейки, первый вход логическойячейки ( -й строки2(п) со-единен с вторым выходом (+1)-й логической ячейки ( -1) "Й строки матрицы, второй выход первой логической ячейки каждой строки соединен с вторым входом первой логическй ячейкипоследующей строки, первые выходы логических ячеек (и)-го столбца ивторой выход (и)-й логической ячейки (и)-го столбца матрицы соединены соответственно с первыми входамиэлементов И группы, выходы которых,соединены с установочными входамитриггеров группы, выходы коммутатораразрядов с единены через соответствуоцие формирователи импульсов группыс входами второго элемента ИЛИ, выходкоторого через первый элемент задержки соединен с вторыми входами элементов И группы и входом второго элемента задержки, выход которого соединенс первым входом элемента И, второйвход которого соединен с выходом первого элемента ИЛИ, а выход являетсявыходом ошибки устройства, первыевыходы логических ячеек-й строкичерез соответствукщие элементы НЕгруппы соединены с третьими входами(-1)-х элементов И группы, входсброса устройства соединен с входомсброса регистра.1229762 Состанитель ИлазонаТехред реодер Корректор С.Че Редактор И.Блана аж О 71тненноГОбретений5 у Раянс сно графическо оектная, 4 ПредприятиеГУжало оизВОдстнеяноВНИИПИ Государ по делам из 113035, Иосква, Ж"ИодСССРгд. 4/5 ГР "Ф дт р та и открыт ая наое р