Преобразователь двоичного кода в двоично-десятичный

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 119) (11) 3 М 7/00 узи ОДА в ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССР В 451996, кл. С 06 Р 15/20, 1972.Авторское свидетельство СССР Р 864278, кл. С Сб Р 5/02, 1978.(57) Изобретение относится к области вычислительной техники, предназначено для преобразования двоичных кодо нескольких операндов в двоично-десятичные коды с выдачей их параллельно последовательным кодом и может быть использовано в устройстве отображения информации (УОИ) метеорологической радиолокационной станции (МРЛ), Целью изобретения является расширени функциональных возможностей эа счет обеспечения возможности преобразова-.ния разноформатных кодов и упрощениепреобразователя. Это достигается засчет того, что в преобразователь,реализующий метод последовательноговычитания эквивалентов, введен блокоперативной памяти, первый и второйрегистры адреса и два элемента ИЛИ,причем адресные входы блоков постоянной и оперативной памяти соединенысоответственно с выходами первогои второго регистров адреса, входыкоторых соединены соответственно свходами выбора режима преобразованияи выбора режима регистрации преобразователя, оперативная память используется для хранения отдельных разрядов двоично-десятичного кода, адопустимость очередного вычитанияэквивалента определяется по сигналупереноса накопительного сумматора.1 з.п. ф-лы. 4 ил.15 45Регистры 1 и 2 адреса выполнены в виде счетчиков, входы установки и счетные входы которых являются входами сброса и разрешения записи регистров адреса соответственно. 50Накапливающий сумматор 4 содержит (фиг. 2) комбинационный сумматор 27, регистр 28, группу элементов И 29 и элемент 30 задержки.Блок 5 управления содержит (фиг.3) триггер 31, элементы 32 и 33 запрета, элемент И 34, элемент 35 запрета, элемент 36 задержки и элемент ИЛИ 37. Изобретение относится к вычислительной технике, предназначено дляпреобразования двоичных кодов нескольких операндов в двоично-десятичные коды с выдачей йх параллельнопоследовательным кодом и может бытьиспользовано в устройстве отображенния информации (УОИ) метеорологической радиолокационной станции (МРЛ).Цель изобретения - расширение 1 Офункциональных возможностей преобразователя за счет обеспечения возможности преобразования разноформат"ных кодов и упрощение преобразователя.На фиг. 1 приведена структурнаясхема преобразователя; на фиг, 2 -блок-схема накапливающего сумматора,на фиг. 3 - схема блока управления;на фиг. 4 - схема блока оперативной 20памяти.Преобразователь двоичного кодав двоично-десятичный (фиг, 1) содержит регистры 1 и 2 адреса, блок3 постоянной памяти, накапливающий 25сумматор 4, блок 5 управления,счетчик 6, блок 7 оперативной памяти, первый 8 и второй 9 элементы ИЛИ,вход 10 выбора режима преобразованиявход 11 выбора режима регистрации 30вход 12 пуска,. вход 13 сброса, первый и второй тактовые входы 14 и 15,информационный вход 16 преобразователя, тактовый выход 17 блока управления, выход 18 сброса блока управления, выход 19 разрешения записиблока управления, группы выходов 20и 21 второго и первого регистров адреса, выход 22 признака наличия запятой,выход 23 признака окончания преобраэования блока постоянной памяти,выход 24 переноса сумматора, группу выходов 25 счетчика, группу выходов 26 преобразователя. Блок 7 оперативной памяти (фиг,4)содержит оперативное запоминающееустройство (ОЗУ) 38, шинный формирователь 39 и элемент НЕ 40.Преобразователь работает в двухрежимах: в режиме преобразования ив режиме потетрадной выдачи двоичнодесятичных кодов,В режиме преобразования на вход10 преобразователя поступает адресФ 10 старшего из набора двоично-десятичных эквивалентов, соответствующего данному операнду, на вход 11адрес старшей тетрады двоично-десятичного кода данного операнда вблоке 7, на вход 12 - импульс И 12запуска, на вход 14 - тактовые импульсы ТИ 14, на вход 16 - преобразуемый двоичный код Ф 16.Преобразование и -разрядногодвоичного кода операнда Ф 16 основано напоследовательном сложении положительного кода Ф 16 с отрицательными значениями двоичных эквивалентов десятичных разрядов меры, соответствующейцанному операнду.Дополнительный код Ф 21 двоичногоэквивалента комбинационно вырабатывается на выходе 21 блока 3, с выхода22 которого снимается признак П 22наличия запятой, а с выхода 23 -признак П 23 останова,Число сложений в дополнительномкоде до получения переноса в Ь+1) -йразряд подсчитывается счетчиком 6,с выхода которого тетрада двоичнодесятичного кода заносится в блок 7по адресу, формируемому счетчиком 2.До наЧала преобразования на преобразователь поступают коды Ф 10,Ф 11,Ф 16. Цикл преобразования начинаетсяс поступлением И 12, по которому коды Ф 10 и Ф 11 заносятся в регистры1 и 2 соответственно, а код Ф 16 - врегистр 28 накапливающего сумматора4Триггер 31 блока 5 переходит вединичное состояние, а с выхода 18блока 5 поступает импульс И 18 обнуления счетчика 6.С приходом ТИ 14 значения (Ф 16+Ф 21)с выхода сумматора 27 заносится врегистр 28 по окончании импульсаИ 1, поступающего с выхода 17 блока5. На выходе сумматора 27 формируется новое значение суммы (Ф 16+Ф 21),а содержимое счетчика 6 увеличивается на 1. Сложения продолжаются дотех пор, пока на выходе 24 сумматора 4 сохраняется признак переносаП 24-1. Если в промежутке между тактами возникает П 240, то в новом тактепередачи значения (Ф 16+Ф 21) в регистр28 не происходит, а на выходе 19блока 5 вырабатывается импульс И 19,по которому полученная в предыдущемтакте тетрада двоично-десятичногокода совместно с признаком П 22 заносится в блок 7 по адресу, определяемому регистром 2. По окончании И 19=1содержимое регистров адреса 1 и 2увеличивается на 1, а.через задержкуС счетчик 6 обнуляется по И 18.Если полученная тетрада не последняя для данного операнда, то на выходе 23 блока 3 сохраняется П 23=0 ипо ТИ 14 содержимое регистра 28 суммируется с новым кодом Ф 21 до возникновения П 24=0, При П 23=1 триггер 31блока 5 переходит в нулевое состояние,запрещая формирование И 17 и И 19.Входы-выходы шинного формирователя39 при И 19=0 переходят в третьесостояние и отключаются от входоввыходов ОЗУ. 38, которое таким образом активизируется на считывание.В режиме выдачи триггер 31 находится в нулевом состоянии, на вход13 преобразователя поступаст импульссброса И 13, на. вход 11-начальныйадрес ф 11 выдаваемой последовательности тетрад двоично-десятичных кодов, а на вход 15- тактовые импульсы ТИ 15.По И 13 код Ф 11 заносится в регистр 2, и с частотой ТИ 15 с выхода26 блока 7 снимается требуемая послецовательность двоично-десятичныхкодов.ри этом ТИ 15 выдаются вкачестве импульсов считывания,формула изобретенияПреобразователь двоичного кода в двоично-десятичный, содержащий блок постоянной памяти, накапливающий сумматор, блок управления и счетчик, счетный вход которого соединен с тактовым выходом блока управления и тактовым входом накапливающего сумматора, первая группа информационных входов которого соединена с группой информационных входов преобразователя, вход пуска которого соединен с входом пуска блока управления и входом сброса накапливающего сумматора, вторая группа информационных входов которого соеди 5055 5 10 15 20 25 ЭО 35 40 45 иена с группой кодовых выходов блока постоянной памяти, а выход переноса накапливающего сумматора соединен с входом готовности тетрадыблока управления, тактовый вход которого соединен с первым тактовымвходом преобразователя, выход сбросаблока управления соединен с входомсброса Счетчика, о т л и ч а ю -щ и й с я тем, что, с целью расширения функциональных возможностейза счет обеспечения возможности преобразования разноформатных кодов иупрощения преобразователя, в неговведены первый и второй регистрыадреса, первый и втдрой элементыИЛИ и блок оперативной памяти, аблок управления содержит триггер,три элемента запрета, элемент И, элемент ИЛИ и элемент задержки, причем.адресные входы блоков постоянной иоперативной памяти соединены соответственно с выходами первого и второго регистров адреса, информационные входы которых соединены соответственно с входом выбора режима преобразования и входом выбора режимарегистрации преобразователя, входпуска которого соединен с входомсброса первого регистра адреса ипервым входом. первого элемента ИЛИ,второй вход которого соединен с входом сброса преобразователя, второйтактовый вход которого соединен спервым входом второго элемента ИЛИи с тактовым выхоцом преобразователя,группа информационных выходов которого соединена с группой выходовблока оперативной памяти, вход разрешения записи которого соединен свыходом разрешения записи блока управления, с входом разрешения запи- .си первого регистра адреса и вторымвходом второго элемента ИЛИ, выходкоторого соединен с входом разрешения записи второго регистра адреса,вход сброса которого соединен с выкодом первого элемента ИЛИ, входпризнака окончания преобразованияблока управления соединен с выходом признака останова блока постояннойпамяти, выход признака наличия запятой которого соединен с входомстаршего разряда группы числовыхвходов блока оперативной памяти,остальные разряды, группы числовыхвходов которых соединены с группойвыходов счетчика, вход готовноститетрады блока управления соединен с3 12 запрещающими входами первого и второго элементов запрета и первым входом элемента И, второй вход которого соединен с выходом третьего элемента запрета, с входом второго элемента и с первым входом первого элемента запрета, второй вход которого соединен с входом окончания преобразования блока управления, а выход первого элемента запрета соединен с синхровхадом триггера, 8 -вход которого соединен с входом пуска блока управления, запрещающим входом третьего элемента запрета и первым входом элемента ИЛИ, второй вход которого соединен через элемент задержки с выходом второго элемента запрета и с выходом разрешения записи блока управления, тактовый вход которого соединен с первым входом третьего элемента запрета, второй вход которо го соединен с выходом триггера, выходы элементов И и ИЛИ соответственно являются тактовым выходом и вы.ходомсброса блока управления.2. Преобразователь по и. 1, о т - л и ч а ю щ и й с я тем, что в нем 21757 6накапливающий сумматор содержит комбинационный сумматор, группу элементов И и элемент задержки, вход которого соединен с входом сброса накап ливающего сумматора и 8 -входом регистра, С -вход которого соединен с тактовым входом накапливающего сумматора, первая группа информационных входов которого соединена с 10 первыми входами элементов И группысоответственно, вторые входы которых соединены с выходом элемента задержки, а выходы элементов И группы соответственно соединены с 8 -входами 15 разрядов регистра, 0 -входы которыхсоответственно соединены с группой выходов комбинационного сумматора, выход переноса которого является выходом переноса накапливающего сумма тора, вторая группа информационныхвходов которого соединена с первой группой входов комбинационного сум" матора, вторая группа входов которого соединена с группой выходов ре" 25 гистра,а вход переноса комбинационного сумматора соединен с входом логического "О".1221757 М, Аршавскиййник Корректор А.ференц Составител Техред Л,О Тираж 816 Государственного лам изобретений и сква, Ж, РаушсЗаказ 1621/6 од, УлЛРоектная, 4 У Редактор И. Касарда ВНИИПИ по д 113035, Ифилиал ППП "Патен Подписноеомитета СССРоткрытийая наб д. 4/5