Устройство для контроля логических блоков

(9) ( 1) Ф С 01 Р 11/22 ЕТВУ ИСАИ ИЕ СТ Бюл. В 45политехнически К ОСУДАРСТВЕННЫЙ КОМИТЕТ СС1 О ДЕЛАМ ИЗОБРЕТЕНИЙ ИОТНРЫТ втоескомч СвиДЕТ(56) Авторское свидетельство СССРУ 3544 15, кл. 6 06 Г 11/22, 1970,Авторское свидетельство СССР9 390526, кл С 06 Р 11/22, 197 1.(54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯЛОГИЧЕСКИХ БЛОКОВ, содержащее блокпамяти, схему сравнения, регистртеста, блок управления, элементсравнения, причем блок управлениясодержит первый триггер, выходытестовой информации блока памятисоединены с инФормационными входамиблока записи, выходы которого соединены с информационными входамирегистра теста, информационные выходы которого соединены с соответст,вующими входами/выходами контролируемого логического блока, о т л ич а ю щ е е с я тем, что, с цельюповышения достоверности контроляи расширения функциональных возможностей за счет контроля логическихблоков, содержащих логические элементы типа счетчиков, оно содержитгенератор контрольных импульсов,счетчик, ключ, триггер задания режима койтроля, группу переключателей, переключатель режима контроля,коммутатор входоввыходов, а блокуправления содержит триггер, одновибратор, первый и второй счетчики,кнопку сброса; кнопку пуска, дешифратор тактов контроля, два дешифратора, два элемента ИЛИ, генератор ,тактовых импульсов, шесть элементов И, и-разрядный регистр, причем выходы тактовой информации блока памяти соединены с информационными входами дешифратора тактов контроля, первый выход которого соединен с первым входом первого элемента И, выход которого соединен с единичным входом первого разряда,п-разрядного регистра,. единичные входы второго, третьего и четвертого разрядов которого соединены с вторым, третьим и четвертым выходами дешифратора тактов контроля, нулевой вход первого разряда и-разрядного регист-, ра соединен с четвертым выходом дешифратора такта контроля, нулевой вход второго разряда п-разрядного регистра соединен со стробирующим выходом первого дешифратора и нулевым входом четвертого разряда и-разрядного регистра, нулевой вход третьего разряда и-разрядного регист" , ра соединен с выходом "равно" элемента сравнения и нулевым входом триггера задания режима контроля, вход сброса и-разрядного регистра подключен к кнопке сброса и соединен с нулевыми входами первого и второго триггеров,входом сброса счет чика и нулевым входом триггера задания режима контроля, прямой выход первого разряда и-разрядного регистра соединен с первыми входами второго и третьего элементов И, вторые входы которых соединены с выходом генератора тактовых импульсов блока управления и с синхровходами первого и второго счетчиков, выход метки онца тестов блока памяти соединен1196692 через одновибратор с единичным входом второго триггера, нулевой вход которого соединен с входом сброса первого счетчика, выходы которого соединены с информационными входами второго дешифратора, третий выход .которого соединен с третьим входом второго элемента И, выход которого соединен с входом записи блока записи, четвертый, пятый,.шестой и седьмой выходы второго дешифратора соединены с. соответствующими входами первого элемента ИЛИ, выход которого соединен с третьим входом третьего элемента И, выход которого соединен с входом считывания блока записи, прямой и инверсные выходы вто. рого разряда и-разрядного регистра соединены с первыми входами четвертого и пятого элементов И соответственно, группа выходов регистра тестов соединена с группой управляющих входов коммутатора входов/выходов, управляющий вход которого соединен с выходом четвертого элемента И, информационные выходы коммутатора входов/выходов соединены с соответствующими входамивыходами контролируемого логического блока, первая группа информационных входов схемы сравне" ния соединена с группой выходов регистра тестов, вторая группа информационных входов схемы сравнения соединена с группой выходов контролируемого логического блока, выход "равно" схемы сравнения соединен с вторым входом пятого элемента И, третий вход которого соединен с четвертым выходом первого дешифратора и вторым входом четвертого элемента И, третий и шестой выходы первого дешифратора соединены с входом записи регистра теста и первым входом шесто" го элемента И соответственно, инверсные выходы третьего и четвертого разрядов п-разрядного регистра соеИзобретение относится к вычислительной технике и может быть использовано для контроля логических блоков различных электронных цифровых систем. динены с вторым входом шестого элемента И и с входом сброса второго счетчика, выходы которого соединены с информационными входами первого дешифратора, третий вход шестого элемента,И соединен с инверсным выходом первого триггера, единичный вход которого соединен с выходом пятого элемента И, третий вход кото" рого соединен с инверсным выходом второго разряда и-разрядного регистра, девятый выход второго дешифратора соединен с нулевым входом второго триггера и вторым . входом первого элемента И, первый вход второго элемента ИЛИ подключен к кнопке пус. ка, второй вход второго элемента ИЛИ соединен с выходом шестого элемента И, выход второго элемента ИЛИ соединен с входом считывания блока памяти, выход генератора контрольных импульсов соединен с информационным входом ключа, управляющий вход которого соединен с вйходом триггера задания режима контроля, группа выходов счетчика соединена с первой группой информационных входов элемента сравнения, вторая группа информационных входов которого соединена через соответствующие ключи группы с шиной. задания эталона, единичный вход триггера задания режима контроля соединен с входом установки устройства, информационный вход контролируемого логического блока подключен через переключатель режима контроля к информационному выходу ключа и к инфор,мационному входу блока определения неисправности типа обрыва, выходы регистра тестов соединены с информационными входами коммутатора входов (выходов, информационные выходы которых соединены с соответствующими входами/выходами, контролируемого логического блока. Цель изобретения " повышениедостоверности контроля и расширениефункциональных воэможностей за счетконтроля логических блоков,3 1196На фиг. 1 и 2 изображено устройство для контроля логических блоков,1Устройство содержит блок 1 памяти, блок 2 записи, регистр 3 теста,коммутатор 4 входов/выходов, схему5 сравнения,контролируемыи логический блок 6, блок 7 управления, генератор 8 контрольных импульсов,ключ 9, триггер 10 режима контроля,счетчик 11, элемент 12 сравнения, 10группа переключателей 13, переключатель 14 режима контроля, блок 15.определения неисправности типа обрыва, кнопку 16 установки,Блок управления Ьфиг. 2) Содержит триггер 17, счетчик 18, дешифра"тор 19, элемент ИЛИ 20, элементИ 2 1, генератор 22 тактовых импульсов, элемент И 23, дешифратор 24тактов контроля, элемент И 25, и-разрядный регистр 26, элемент И 27,счетчик 28, дешифратор 29, элементИ 30, триггер 3 1, элемент И 32, элемент ИЛИ 33, кнопку 34 пуска, кнопку 35, сброса, одновиоратор 36. 25Блок 15 определения неисправноститипа обрыва представляет сооой логический пробник с щупом, которыйможет быть выполнен по авт, св.У 799118,щуп зонда переключателем 14 срежима контроля, который представляет из себя механический переключатель на два положения, может подключаться либо к блоку 15, либо кключу 9. Для управления триггером10 предусмотрена кнопка 16 установки.Блок памяти может быть выполненна базе .стандартного устройства под"40готовки данных Ьнапример, на базеустройства "Аккорд), в составкоторого входят накопитель на магнитной ленте и дисплейный модуль.Запись тестового набора в блок памя-45ти производится символами в кодеГОСТ 13052-74. Для формирования про-извольного и"разрядного набора, состоящего из "0" и "1", используютсясимволы, 4 младших разрядов которыхотображают комбинации от 0000 до501111. Таким образом, и-разрядный набор организуется иэ и/4 символов. Тестовые наборы обрамляются определенными 55 метками, указывающими на начало ЬНН) и конец ЬКН) набора. Надзор, определяющий входные и выходные цепи ТЭЗа,692 4дополняется после НН соответствующей меткой (НЦ), а набор, предусматривающии подключение зонда к внутренним точкам ТЭЗа, меткой ЬВЗ) перед КН, Информация о месте подключения зонда и количества подаваемых импульсов воспроизводится на дисплейном модуле при считывании теста с кассетного накопителя.Из блока памяти в блок записи поступают только 4 младших разряда каждого символа, а в блок управления для различения меток Ьтипа КО, КН, НЦ, ВЗ) полные коды.Коммутатор входы/выходы служит для коммутации входов и выходов блока 6 и выполнен на базе и-разрядного регистра и и-коммутирующих элементов, управляемых сигналами с выходов данного регистра Ь 1 на выходе-ой ячейки регистра означает, что ь-ая цепь ТЭЗа - входная цепь), коммутирующие элементы соединяют соответствующие выходы регистра теста с входными цепями контролируемого логического блока 6. Ввод наборов для контроля блока 6 осуществляется автоматически с блокировкой ввода при несравнении реакции блока 6 с эталонным набором.Р Перед тестированием логического блока 6 .кнопкой 35 "Сброс" в блоке 7 управления триггеры 17 и 3 1 и и- разрядный регистр 26, счетчик 11 и триггер 10 устанавливаются в нулевое состояние. Процесс тестирования начинается нажатием кнопки 34 и иПуск блока 7 управления. В результате на выходе элемента ИЛИ 33 формируется сигнал Б, разрешающий Ввод набора из блока 1 памяти в блок 2 записи и блок 7 управления. Символы, образующие набор, поступают из блока 1 памяти в блок 7 в сопровождении сигнала, который подается на Ьш1)-й вход блока 7. По этому сигналу устанавливается в 1 триггер 17, в результате чего происходит модификация счетчика 18 от генератора 22 импульсов, состояния счетчика дешифратора дешифриру" ются дешифратором 19Сигналы с выходов дешифратора 19 используются для организации записи 4 младших разрядов каждого символа набора в первые 4-е ячейки блока 2 записи Ьсигнал 85, формируемый элементом И692 Ьформация с выходов блока 6. Результат сравнения с выхода схемы 5 выдается на элемент И 30 блока 7 управления, результат строоируется сигналом с дешифратора 29 по достижению счетчиком 28 состояния "4". При отсутствии ошибки сравнения реакции контролируемого блока 6 и эталонного набора элементы И 32 и ИЛИ 33 при состоянии счетчика 28, равным "6". формируют сигналы запроса Бна ввод следующего набора. В случае ошибки1 11 триггер 3 1 уст анавливается в 1 блокируется элемент И 3 2 , и на прямой выход триггера 3 1 подается сигнал ошибки , который индицирует оператору наличие ошибки , Отличие фактической реакции контролируемого от эталонной определяется с помощью элементов индикации , входящих в схему 5 сравне ния .Если процедурой проверки контролируемого блока 6 предусматривается подача определенного количества импульсов на одну из внутренних контрольных точек блока 6 спомощью блока 1 5 определения неисправностей , то в тестовый набор вводится метка включения В 3 . При распознавании ВЗ дешифратора 2 4 в 3-ю ячейку и-разряди о горегистра 2 6 записывается" 1 " , блокируется элемент И 3 2 , и запрос на считывание очередного набора ( сигнал Б ) не формируется . При подведении щупа блока 1 5 к указа ннои точке контролируется наличие контакта щупа , После чего щуп блока 1 5 переключателем 1 4 режима контроля подключается к ключу 9 и через кнопку 1 6 подается сигнал на установку в " 1 " триггера 1 О . При этом отпирается ключ 9 , импульсы с генератор а 8 контролируемых импульсов подаются на счетчик 1 1 и одновременн о через переключатель 1 4 на контрольную точку . При совпадении кодов счетчика 1 1 кода , набранного на переключателях группы 1 3 , элемент 1 2 сравнения производит сброс триггера 1 О и установку в " 0" 3" ей ячейки и-разрядного регистра 26 блока управления . После чего кнопкой 3 4 "Пуск" блока 7 формируется запрос на ввод очередного набора . После записи набора через комму татор 4 входов/выходов входные цепи контролируемого блока 6 подключаются к соответствующим ячейкам регистра 3 тестов. из регистра тестов 3 тестовый набор подается на первую группу входов схемы 5 сравнения и одновре- менно через коммутатор входа/выходов на контролируемыи блок 6. На вторую группу входов схемы 5 поступает ин 119623)ф сдвига информации на 4-е разряда и. в блоке 2 записи при формировании и-разрядного набора (сигналыБ, формируемые элементами ИЛИ 20ийг 1),По достижении счетчиком 18 состояния "9" сигналомс дешифраторатриггер 17 устанавливается в 0и прием символа в блок записи 2завершается. Аналогично принимаются ,1 Олоследующие символы набора, СигналыБ;.и Б выдаются в олок 2 записипо прочтению дешифратором 24 меткиНН. При этом в 1-ю ячейку и-разрядрегистра 26 записыпается " 1" и разблокируются элементы И 21 и И 23.При вводе первого набора, определяющего входные и выходные цепи контролируемого блока 6, по прочтениюметки НЦ дешифратор 24 записывает 20"1" во .2-ю ячейку и-разрядного регист"ра 26, в результате чего разблокиру- .ется элемент И 27, формирующий сигнал Б. При распознавании метки конца набора КН по сигналу с дешифратора 24 устанавливается в "1" 4-яячейка и-разрядного регистра 26. Приэтом разрешается модификация счетчика 28 импульсами генератора 22 тактовых импульсов, состояние счетчикадешифрируется дешифратором 29, Подостижению счетчиком 28 состояний:3" формируется сигнал Б, по которому производится йерезапись набораиз блока 2 в блок 3,35"4" элемент И 27 вьщает сигналБ, по которому производится перезапись набора цепей из блока 3 в блок 4,".6" элементами И 32 и ИЛИ 33 формируется запрос Бна считывание 4 Опоследующего набора,11 и/39 Тираж 702 ВНИИПИ Государственного по делам изобретений 13035, Москва,Ж, Раущск