Устройство для умножения последовательного действия

СЭОЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 7541 А рц С 06 ЕТЕНИЯ ЬС и нститу-. киберова и Орденанамени институтения АН Украинтво СССР978.и микро 975,ип).19(прот хо ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИОПИСАНИЕ ИЗО Н АВТОРСКОМУ СЕИД(71) Ордена Ленина инетики им. В.И.ГлушкТрудового Красного 3 проблем материаловедскай ССР(54)(5) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ПОСЛЕДОВАТЕЛЬНОГО ДЕЙСТВИЯ, содержащее регистр множимого,регистр множителя, регистр частичных произведвний, сумматор, реверсивный счетчик . циклов, реверсивный счетчик тактов и блок управления, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены буферный регистр и табличный узел перемножения старших разрядов, а блок управления содержит три элемен. та ИЛИ, четыре элемента И и четыр элемента задержки, причем вход запуска устройства соединен с счетнымвходом реверсивного счетчика циклов,первым входом первого элемента ИЛИблока управления и первым входомвторого элемента ИЛИ блока управления, выход которого соединен с вдами управления чтением регистрамножимого и регистра множителя ивходом первого элемента задержкиблока управления, выход которого соедьнен с управляющим входом чтения буферного регистра, управляющимвходом чтения регистра частичныхпроизведений и с входом второгоэлемента задержки блока управления,.выход которого соединен с первымивходами первого и второго элементовИ блока управления, вторые входыкоторых соединены соответственнос выходами формирования ненулевогои нулевого номеров тактов реверсивного счетчика тактов, выходпервого элемента И блока управлениясоединен с первым входом третьегоэлемента ИЛИ блока управления, первым управляющим входом сдвига регистра частичных проиэведечий,информационным входом реверсивногосчетчика тактов и входом третьегоэлемента задержки блока управления,выход которого соединен с вторымвходом второго элемента ИЛИ блокауправления, третий вход которогосоединен с выходом четвертогоэлемента задержки блока управления,вход которого соединеч с вторымив одами первого и третьего элементов ИЛИ блока управления, управляющимвходом сдвига регистра множителя,вторым управляющим входом сдвигарегистра частичных произведений, информационным входом реверсивногосчетчика циклов и выходом третьегоэлемента И блока уравления, первыйвход .которого соединен с выходомформирования ненулевого номера циклареверсивного счетчика ци.:гов, а второй вход - с выходом второго элемента И и первым входом четвертогоэлемента И блока управления,нторойвход которого соединен с выходом1157541 формирования нулевого номера циклареверсивного счетчика циклов, авыход - с выходом окончания работыустройства,. выходы первого и третьего элементов ИЛИ блока управлениясоединены соответственно со счетнымвходом реверсивного счетчика тактови управляющим входом сдвига регистрамножнмого, выходы старших разрядоврегистров множимого и множителя соединены с информационными входамитабличного узла перемножения старшихразрядов, выходы произведения ипереноса которого соединены соответственно с информационными входамипервого и второго разрядов буферного 1Изобретение относится к вычислительной технике и может быть использовано при построении арифметических устройств ЦВИ последовательного действия. 5Известны устройства для умножения чисел последовательного действия н позиционной двоичной системе счисления, которые содержат регистр . множимого, регистр множителя, сум О матор 11 .Наиболееблизким по технической сущности к изобретению является устройство для умножения чисел последовательного действия в поэицион- И ной -ичиой г 2 ) системе счисления, содержащее регистры множнмого и множителя, регистр произведения, сумматор, блок управлейия, счетчики тактов и циклон Г 21 г20Недостатком известного устройства является невысокое быстродействие, обусловленное применением последовательного сумматора, осуществляющего суммирование -разрядных чисел.Целью изобретения является позышение быстр 6 действия устройства дющ умножения последовательного действия.Поставленная цель достигается тем, что н устройство для умножения последовательного действия, содержащее регистр множииого, регистр множителя, регистр частичных произведений, сумматор,реверсинный счетЭЭ регистра, выходы первого и второгоразрядов буферного регистра соединены соответственно с первыми информационными входами первого и второгоразрядов сумматора, вторые информационные входы первого и второго разрядон которого соединены соответственно с выходами первого и второго разрядов регистра частичных произведений, информационные входы первого,второго и третьего разрядов которогосоединены соответственно с выходамипервого, второго и третьего разрядовсумматора, выход старшего разрядарегистра множимого соединен с входоммладшего разряда регистра множимого.2чик циклов, реверсивный счетчик тактов и блок управления, введены буферный регистр и табличный узел перемножения старших разрядон, а блок управления содержит три элемен та ИЛИ, четыре элемента И и четыре элемента задержки, причем вход запуска устройства соединен со счетным входом реверсинного счетчика циклов, первым входом перного элемента ИЛИ блока управления и первым входом второго элемента ИЛИ блока управления, выход которого соединен с входамн управления чтением регистра множимого и регистра множителя и входом первого элемента задержки блока управления, выход которого соединен с управляющим входом чтения буферного регистра, управляющим входом чтения регистра частичных произведений и с входом второго элемента задержки блока управления, выход которого соединен. с первыми входами первого и второго элементов И блока управления, вторые входы которых соединены соответственно с выходами формирования ненулевого и нулевого номеров тактов. реверсивного счетчика тактов, выход первого элемента И блока управления соединен с первым входом третьего элемента ИЛЕ блока управления, первым управляющим входом сдвига регистра частичных произведений, информационным входом реверсивного счетчика тактов и вхо3 11575дом третьего элемента задержки блокауправления, выход которого соединенс вторым входом второго элементаИЛИ блока управления, третин входкоторого соединен с выходом четвертого элемента задержки блока управления, вход которого соединен с вторыми входами первого и третьегоэлементов.ИЛИ блока управления,управляющим входом сдвига регистрамножителя, вторым управляющим входом сдвига регистра частичных произведений, информационным входом,реверсивного счетчика циклов и выходом третьего элемента И блока управления, первый вход которого соединен с.выходом формирования ненулевого номера цикла реверсивного счетчикациклов, а второй вход - е выходомвторого элемента И и первым входомчетвертого элемента Й блока управления, второй вход которого соединенс выходом формирования нулевогономера цикла реверсивного счетчикациклов, а выход - с выходом окончания работы устройства, выходы первого и третьего элементов ИЛИ блокауправления соединены соответственносо счетным входом реверсивного счетчика тактов и управляющим входомсдвига регистра множимого, выходыстарших разрядов регистров множимогои множителя соединены с информационными входами табличного узла перемноженйя старших разрядов, выходыпроизведения и перекоса которогосоединены соответственно с информационными входами первого и второго,. разрядов буферного регистра, выходыпервого и второго разрядов буферногорегистра соединены соответственнос:первыми информационными входамипервого и второго разрядов сумматора,вторые информационные входы первогои второго. разрядов которого соединены соответственно с выходами первого и второго разрядов регистрачастичных произведений, информационные входы первого, второго и третьего разрядов которого соединены соответственно с выходами первого, второ. 50го и третьего разрядов сумматора,выход старшего разряда регистраииожимого соединен с входом младшегоразряда регистра множимого. Иа фиг. 1 показана структурная схема устройства для умножения последовательного действия; на фиг, 2 -41 4функциональная схема блока управления устройства для умножения.Устройство для умножения последо. вательного действия содержит регистр 1 множителя, регистр 2 множимого, блок 3 управления, табличный узел 4 перемножения старших разрядов, буферный регистр 5, трехразрядный сумматор 6, регистр 7 частичных произведе.ний, реверсивный счетчик 8 тактов, реверсивный счетчик 9 циклов, каналы 10 и 11, соединяющие первый выход блока 3 управления с входами управления чтением регистров множимого 2 и множителя 1, каналы 12 и 13, соединяющие второй выход блока Э управления с. входамк управления чтением регистров 5 и частичных произведений 7, канал 14, соединяющий третий выход блока 3 управления с входом управления сдвигом регистра 2 множимого, каналы 15 и 16, соединяющие четвертый выход блока Э управления соответственно с первым управляющим входом сдвига регистра 7 частичных произведений и информационным входом реверсивного счетчика 8 так" тов, каналы 17 - 19, соединяющие пятый выход блока 3 управления соответственно с входом управления сдвигом регистра 1 множителя, с информационным входом реверсивного счетчика 9 циклов, с вторым управляющим входом сдвига регистра 7 частичных произведений, канал 20, соединяющий шестой выход блока 3 управления со счетным входом реверсивного счетчика 9 циклов, канал 21, соединяющий, седьмой выход блока 3 управления со счетным входом реверсивного счетчика 8 тактов, каналы 22 и 23, соединяющие выходы формирования ненулевого и нулевого номеров тактов реверсив. ного. счетчика 8 тактов с первым и вторым входами блока 3 управления соответственно, каналы 24 и 25, соединяющие выходы формирования ненулевого и нулевого номеров циклов реверсивного счетчика 9 циклов с третьим и четвертым входами блока 3 управления соответственно, каналы 26 и 27, соединяющие выходы старших разрядов регистров множителя 1 и множимого 2 соответственно с первым и вторым информационными входами табличного узла 4 перемножения старших разрядов соответственно, канал 28, соединяющий выход старшего разряда регистра 2 множимого с вхо 15541дом младшего разряда регистра 2 мно. жимого, каналы 29 и 30, соединяющие выходы произведения и переноса табличного узла 4 перемножения старших разрядов соответственно с инфор- э мационными входами .первого и второго разрядов буферного регистра 5, каналы 31, соединяющие информационные выходы первого и второго разрядов буФерного регистра 5 соотнетст ненно с первыми информационными вхо- дами первого и второго разрядов трехраэрядного сумматора 6, каналы 32, соединяющие информационные выходы первого и второго разряда 15 регистра 7 частичных произведений соответственно с вторыми информационными входами перного и второго разрядов трехразрядного сумматора 6, каналы 33, соедиияющие информа ционные выходы первого, второго, тртьего разрядов трехразрядного сумматора с информационными входами первого, второго, третьего разрядон регистра 7 частичных произведений И соответственно, входной канал 34, соединяющий вход запуска устройства с пятым входом блока управления, выходной канал 35 окончания работы устройства. ЗОБлок управления (Фиг. 2)содержит элементы ИЛИ 36 - 38, элементы И 39- 42, элементы 43-46 задержки.Табличный узел перемножения старших разрядов множителя и множимого может быть построен по схеме, реализуемой на стандартных элементах, таких как дешифраторы и шифраторы.Регистры 1 и 2 имеют я г-ичных разрядов, регистр 5 - дня г-ичных разряда, сумматор 6 - три разряда в избыточной (г,к 1 системе счисления, регистр 7 - (3 л в .2 ) к-ичных разрядов. Счетчик 8 тактов содержит1 о(ь)( двоичных разрядон. Счетчик 9 циклов также содержит (Ро (-1( двОичных43 разрядов.Работа устройства для умножения начинается с момента поступления управляющего сигнала цо каналу 34. устройства, который может быть сформирован в центряльнм устройстве управления арифметического устройства, в котором применяется в качестве отдельного Функционального блока дя.ное устройство, Управляющий сигнал,1 приходящий по входному каналу 34, запускает в работу блок 3 управления. Блок 3 управления Формирует сигналы поступающие по каналам 21 и 20 на входы счетчика 8 тактов и счетчика 9 циклов, Под действием этих сигналон в счетчик 9 циклон и счетчик 8 тактов зЯносится число- 1Операция умножения двух ь-разрядных г -ичных чисел состоит из циклов (от -.1 до 0 ). В каждом очередном цикле множимое умножается на соответствующ".й 1-й ( = я, -1, п2,1) разряд множителя. Цикл состоит из и тактов (от одо 1). В, каждом очередном такте Е-й (1 и2,1) разряд множителя умножается на ) -й (1= И,-1 2, ) разряд множимого. Очередной такт выполнения операции умножения начинается с Формирования блоком 3 управления сигналов, поступающих по каналам 10 и 11 на входы управления чтением регистров множимого 2 и множителя Под действием этих сигналов старшие разряды регистров 1 и 2 подаются по каналам 26 и 2 на входы табличного узла 4 перемножения старших разрядов, где и осуществляется умножение цифр этих разрядов в.-ичной системе счисления, Результат умножения, представляющий собой цифру произведения и цифру переноса, по каналам 29 и 30 соответственно переписывается в первый и второй разряды буферного регистра 5. Далее под действием управляющих сигналов, приходящих с блока З.управления по каналам 2 и 13, осуществляется суммирование кодов буферного регистра 5 и регистра 7 частичных произведений иа сумматоре 6. Коды регистров 5 и 7 поступают на сумматор 6 соответственно по каналам 3 и 32. Результат суммирования по каналу .33 переписывается н регистр 7. Сумматор 6 осуществляет суммирование кодов в избыточной (г,к) системе счисления.При выполнении тактов с номерами От ьдо 1, т.е. когда значение счетчика 8 тактов не равняется нулю, по каналу 22 из счетчика тактов на первый вход блока 3 управления поступает сигнал, в ответ на который и блоке 3 управления вырабатывается сигналы, поступающие по каналам 4- 16 соответственно на сдвиговые входы регистра 2 множимого и регистра 7 частичных проиэнедений, а также ня информационный вход счетчика 8 тяк. тов, Под действием этих сигналов в , регистре 2 множимого осуществляетсяциклический сдвиг влево на один раз-ряд, в регистре частичных произведений - сдвиг влево на один разряд, азначение счетчика 8 тактов уменьшается на единицу. На этом выполнение 5очередного такта операции умножениязаканчивается. Устройство умноженияпереходит к выполнению следующеготакта работы.При выполнении такта с номером 10ноль выполняется последний такточередного 1 -го цикла=п, л1,О. Дальнейшая работа устройствазависит от текущего значения счетчика 9 циклов. При выполнении циклов 15с номерами от идо 1, т,е. когдазначение счетчика 9 циклов не равняется нулю, по каналу 23 иэ счетчикатактов поступает сигнал, свидетельствующий о.нулевом значении счетчика 208 тактов, а по каналу 24 из счетчикациклов в блок 3 управления поступаетсигнал, свидетельствующий о ненулевом значении счетчика 9 циклов.В результате сочетания этих сигналов Ыв блоке 3 управления вырабатываютсясигналы, поступающие по каналам 14,17, 18,19, 21 соответственно на регистр 2 множимого, регистр 1 множителя, счетчик 9 циклов, регистр 7частичных произведений, счетчик8 тактов. Под действием этих сигналов происходит циклический сдвигвлево в регистре 2 множимого, сдвигвлево на один разряд регистра 1множителя, уменьшение на единицузначения счетчика 9 циклов, сдвигвправо на ьразряда регистра 7частичных произведений, занесениечисла " й" в счетчик 8 тактов. Завершается очередной цикл работыустройства умножения и осуществляетсяпереход к следующему за данным циклуработы устройства умножения,При выполнении нулевого, тактанулевого цикла работа устройстваумножения заканчивается. При этом по,каналу 23 из счетчика тактов и поканалу 25 из счетчика циклов в блок 3 управления поступают сигналы, врезультате сочетания которых блок .,управления по каналу 35 выдает сигнал окончания работы устройстваумножения. Результат умножения,представленный в иэбьточной ( г, 1системе счисления, находится врегистре 7 частичных произведений,Экономический эффект от использования предлагаемого устройствасостоит в построении последовательного устройства умножения в г -нчнойсистеме счисления таким образом,что вместе последовательного сумматора и -разрядных чисел используетсятрекразрядный параллельный сумматорв позиционной избыточной (г,1 системе счисления.Зкономический эффект может бытьоценен следующим образом, Время вьгполнения умножениями, при условии,что цифры от 0 до г -1 в каждом разряде равновероятны, в известном устройстве равноУмн,1 2 ; сгде 1- время суммирования последовательным сумматоромо-разрядных чисел;с - время сдвига на один разряд регистра множителя ирегистра произведения,Так как 1= Ф, , где ь+ - время суммирования одного разряда сумматора,Уин 1 2 + фсВремя выполнения умножения 1 Умн. в предлагаеь ом устройстве равноъчн+ с )( г( г Уцн.12 "+ с 2 + с гЕУц о(ь(1 1 ) Я +1 )2еТаким образом, при г 10 предлагаемое устройство по быстродействию почти. в 4 раза превышает известное устройство.