Устройство для выполнения обратного преобразования хаара

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ВСЮ С 06 Г 15/332 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕ ГЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(71) Вычислительный центр АН Армянской ССР и Ереванского государственного университета(56) 1, Авторское свидетельство СССР В 6 Р 1430, кл. С 06 Г 15/332, 1976.2. Патент США В 39 Р 1443,кл. С 06 Р 15/332, опублик. 1976 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее элемент задержки сумматорвычитатель, первый вход которого является информационным входом устройства, первую и вторую группы элементов задержки, группу регистров сдвига, причем информационный выход д-го ( = 1, 2" -1) регистра сдвига группы соединен с информационным входом (д+1)-го регистра сдвига группы, информационный выход (2 "+2)-го регистра сдвига группы является информационным выходом устройства, первый выход блока синхронизации соединен с тактовыми входами регистров сдвига группы о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит первый, второй, третий и четвертый коммутаторы, причем .выход элемента задержки подключен к первоЯО 1104528 А му информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора - вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, -й (д = 1, 2 ) информационный выход которого соединен с входом -го элемента задержки первой группы, выход которого подклю" чен к 2.-му информационному входу первого коммутатора, (21+1)-й (11,2"ф" +1) информационный вход которого соединен с выходом д-го элемента задержки второй группы, вход которого подключен к -му информационному выходу третьего коммутатора, информа-ционный вход которого соединен с выходом разности сумматора-вычитателя, первый вход которого соединен с входом элемента задержки, (2" +1)-й информационный выход второго коммута- а тора.и (2"+2)-й информационный выход третьего коммутатора подключены соответственно к первому и второму информационным входам четвертого коммутатора, 1.-й (. = 1, 2" " +1) информационный выход которого подключен к информационному входу 1-го регистра сдвига группы, второй и третийЮ выходы блока синхронизации соединены Ф с управляющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управляющим входам вто- фри рого и третьего коммутаторов.1104528 1Изобретение относится к вычислительной технике и радиотехнике и может быть использовано в цифровых системах связи для построения устройствцифровой фильтрации, сжатия изображений и выделения признаков, основанных на алгоритме быстрого преобразования Хаара.Известно устройство для вычисле" вния коэффициентов преобразования Хаара 11.Однако оно отличается сложностьюи громоздкостью и не позволяет осуществлять обратное преобразованиеХаара, т.е. произвести обратный переход от коэффициентов Хаара к отсчетам цифрового сигнала, что важно приприменении в системах сжатия и фильтрации, работающих в реальном масштабе времени, ,ОНаиболее близким техническим решением к изобретению является устройство, содержащее соединенные последовательно арифметические блоки, каждыйиз которых имеет суммирующий и вычи- дтающий выходы и двоичный сдвиговойрегистр для деления входных данных .йа два, две группы регистров сдвига -группу последовательно-параллельныхи группу параллельно-последовательных регистров сдвига, переключателии блок сийхронизации, причем одиниз двух входов каждого арифметического блока подключен к одному извыходов группы параллельно-последовательных регистров сдвига, второй вход15каждого арифметического блока, кроме первого, один из упомянутых пере"ключателей подключает выборочно ксуммирующему или вычитающему выходупредыдущего арифметического блока,а второй вход первого арифметического блока подключен к последнему выходу группы параллельно-последовательных регистров сдвига,Устройство осуществляет переходот коэффициентов преобразования Ха 1ара к отсчетам дискретного сигнала,Для выполнения обратного преобразования Хаара порядка Я = 2 содержит иьарифметических блоков и 2 Н регистров50сдвига 21,Недостатки известного устройства - сложность и аппаратурная громоздкость.Цель изобретения - упрощение уст ройства путем сокращения числа используемых арифметических блоков и регистров сдвига. Указанная цель достигается тем, что устройство для выполнения обратного ортогонального преобразования Хаара, содержащее элемент задержки, сумматор - вычитатель, первый вход которого является информационным входом устройства, первую и вторую грудпы элементов задержки, группу регистров сдвига, причем информационный выход -го ( = 1,2 " -1) регистра сдвига группы соединен с информационным в:,одом, (+1)-го регистра сдвига груп-, пы, информационный выход (2" " +1)-го регистра сдвига группы является информационным вЫходом устройства, первый выход блока синхронизации соединен с тактовыми входами регистров сдвига группы, содержит первый, второй, третий и четвертый коммутаторы, причем выход элемента задержки подключен к первому информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, -й ( = 1,2 " ) информационный выход которого соединен с входом -го элемента задержки первой группы, выход которого подключен к 2 д-му информационному входу первого коммутатора, (2+1)-й ( = 1,2 - +1) информац ный вход которого соединен с выходом -го элемента задержки второй группы, вход которого подключен к д-му информационному выходу третьего коммутатора, информационный вход которого соединен с выходом разнести сумматора - ьычитателя, первый вход которого соедийен с входом элемента задержки, (2"+1)-й информационный выход второго коммутатора н (2"+2)-й информационный выход третьего коммутатора подключен соответственно к первому и второму информационным входам четвертого коммутатора, 1-й (11,2 +1) информационный выход которого подключен к информационному входу 1-го регистра сдвига группы, второй и третий выходы блока синхронизации соединены с управляющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управляющим входам второго и третьего коммутаторов. На фиг, 1 представлена схема устройства для Я = 2 = 16; на фиг, 235 Переключатель 14 с поступлением на синхронизирующий вход 10 тактовой 55 частоты от блока синхронизации последовательно подключает к своему выходу поочередно каждый из шестнадцати ин 3 1104граф последовательности вычисленияобратного преобразования Хаара для. Н = 16; на фиг. 3 и 4 - временные диаграммы работы и функциональные схемы коммутаторов соответственно.Устройство (фиг. 1) содержит информационный вход 1, сумматор - вычитатель 2, имеющий два входа 3 и3 и два выхода суммы 4 и разности4, коммутаторы 5,-5, элемент задержки 6, группы элементов задержки б "6 , 6-6 и группу 7 регистров сдвига 7, информационный выход 8,блок 9 синхронизации, имеющий четыре выхода 10-13, которые подключенык одноименным управляющим входамкоммутаторов 5 -5 1 и группу 7 регистров сдвига,Каждый элемент задержки в устройстве содержит один регистр сдвига,запоминающий поступившее число доприхода следующего. Для задержки многоразрядных чисел необходимо соединять параллельно несколько регистров сдвига.25Группа 7 регистров сдвига содержит девять регистров сдвига, включенных последовательно. На синхронизирующий вход регистров сдвига поступает тактовая частота с одноименного выхода блока синхронизации.Информационные входы коммутаторов 5, выходы коммутаторов 5 -5на фиг, 1 пронумерованы сверху вйиз.На фиг. 2 рядом с каждой базовойоперацией двухточечного обратногопреобразования указан номер такта,во время которого она выполняется.На фиг. 3 цифрами 1"16 на осяхобозначены отсчеты входной выборкикоэффициентов Хаара. На первой, второй, третьей и четвертой диаграммахприведены диаграммы работы соответственно первого, второго, третьегои четвертого коммутаторов. Номераинформационных входов коммутатора5 и выходов коммутаторов 5-5 показаны на фиг, 3 вертикапьнйми ря- .дами цифр 1-10; 1"5; 1-,6 и 1-9 соответственно,.На фиг. 4 приведенысхемы .ком"мутаторов 5 -5+, реализованных напереключателях 14-14 528 4формационных входов. Первые девять информационных входов переключателя 14 (фиг. 4) подключены к одноименным информационным входам коммутатора 5 Информационные входы переключателя 14 с десятого по четырнадцатый подключены к информационным входам комму-татора 5 с второго по шестой, а пятнадцатый информационный вход переключателя 14 подключен к информационно 1му входу с номером десять коммутатора 5.Переключатели 14 и 14 с поступлением на синхронизирующие входы 11 тактовой частоты от блока синхронизации последовательно подключают свой информационный вход поочередно к каждому из восьми выходов. Первые четыре информационных выхода переключателя 14 подключены к одноименным информационным выходам коммутатора 5 Пятый, шестой и седьмой выходы переключателя 14 подключены к первому, второму и третьему выходам коммутатора 52 соответственно. Восьмой выход переключателя 14 подключен к пятому выходу коммутатора 5Первые четыре выхода переключателя 14 подключены к одноименным выходам коммутатора 5 , Пятый и шестой выхо 3ды переключателя 14 подключены соотгветственно к первому и второму выходам коммутатора 5 , а седьмой и восьмой выходы переключателя 14 - к пя 3 тому и шестому выходам коммутатора 5.Коммутатор 5 является сдвоенным коммутатором, состоящим из переключателей 14 и 14 ,идентичных переключателям 14 и 14 . Выходы переключателя 14 с йервого по восьмой подключены к выходам коммутатора 5 с теми же номерами, а выходы переключателя 145 с первого по восьмой подключены к выходам коммутатора 5 с второго по девятый.Блок 9 синхронизации на свои выхо. ды подает тактовую частоту, синхрони зирующую работу коммутаторов 5-5 и регистров сдвига группы 7.Рассмотрим работу устройства на примере устройства выполнения обратного ортогонального преобразования Хаара порядка М = 16 (Фиг, 1). С частотой тактовых импульсов на вход уст-ройства поступают коэффициенты Хаара.На первый такт первый коэффициент Ха" ара Ь поступает на вход элемента задержки б и запоминается в нем. На второй такт коммутатор 5, подключает3 1104521на вход сумматора - вычитателя свой первый информационный вход, а коммутаторы 5 и 5 э подключают к своим первым выходам выходы 4., и 4 сумматора - вычнтателя 2. На этот такт на вход устройства поступает второй ко" эффициент Хаара, и сумматор - вычитатель вычисляет сумму (Ь + Ь) и разность (Ь - Ь ). Сумма поступает на вход элемейта задержки б, а раз- о ность - на вход элемента задержки 6.На третий такт коммутаторы 5-5 э включены на второе положение. На этот такт на вход устройства поступает третий коэффициент Хаара. Вход 3 15 сумматора - вычитателя через коммутатор 5 подключен к выходу элемен 1та задержки 6сумматор - вычитатель2вычисляет сумму (Ь, +Ь ) + Ь ) и разэ ность Ь, + Ь ) - Ь ), которые являз фются первой базовой операцией второго этапа обратного преобразования Ха" ара (фиг. 2). Сумма поступает на вход элемента задержки 6 э, а разность - на вход элемента 6 и т,д 25На восьмой такт на вход устройства ивход 3 сумматора - вычитателя поступает восьмой коэффициент а Хаара, а на вход 3 сумматора - вь 1- читателя через седьмой информацион" щ ный вход коммутатора 5 йоступает отсчет, записанный в элементе задержки 6 . На этот такт. сумматорвычитатель 2 вычисляет четвертую базовую операцию третьего этапа обратного преобразования Хаара.С девятого по шестнадцатый такты на вход устройства и на вход 3 сумматора " вычитателя 2 поступают коэффициенты Хаара с девятого по шестнадцатый, и сумматор - вычита 8 Ьтель 2 вычисляет попарные суммы иразности, соответствующие базовымоперациям четвертого этапа обратногопреобразования Хаара, На эти тактыкоммутаторы 5 и 5 э включены соответственно на пятое и шестое положения, и вычисленные отсчеты (первый.пятнадцатый и шестнадцатый) попарнопоступают на первый и второй информационные входы коммутатора 5 . Надевятый такт коммутатор 5 подключает свои информационные входы к первому и второму выходам (фиг. 3), иотсчеты первый и второй поступают напервый и второй регистры сдвига группы 7. На десятый такт первый отсчетс выхода регистров сдвига группы 7поступает на выход 8 устройства, авторой отсчет переходит в первыйрегистр. На этот такт коммутатор 5свои информационные входы подключаетк. второму и третьему выходу, и третийи четвертый отсчеты поступают во второй и третий регистры соответственно.На следующий такт на выход устройствапоступает второй отсчет, а третийи четвертый отсчеты переходят в первый и втОрой регистры соответственнои т.д. Таким образом, начиная с десятого такта, на выход устройства последовательно поступают отсчеты цифрового сигнала.Предлагаемое устройство для Й = 2"по сравнейию с базовым объектом имеет преимущество в упрощении конструкции, поскольку оно содержит всего одинарифметический блок и (Я+3) регистров,в то время как в базовом объекте содержится и йрифмЕтических блоков и