Устройство для умножения

(ЕТ ЕНИЯВУ 4" оа в ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ОПИСАНИЕ ИЗОБ АВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Таганрогский радиотехнический институт им. В.Д.Калмыкова (53) 681.325(088.8)(56) 1. Авторское свидетельство СССР Р 550637, кл, 6 06 р. 7/52, 1977.2, Авторское свидетельство СССР 9 860062, кл. й 06 Р 7/49, 1978 (прототип).(54)(57) 1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ: содержащее К-разрядный регистр мнокимого, К-разрядный регистр множите." ля, блок элементов И, блок анализа знака,. коммутатор, (К+2)-разрядный регистр результата, причем информационные входы регистра множителя соединены соответственно с входами множителя устройства, информационные входы регистра множимого соединены соответственно с входами множимого устройства, разрядные выходы регистра множителя соединены соответственно с входами первой группы блока элементов И, первый вход блока анализа знака соединен с входом знака множимого устройства, второй вход блока анализа знака соединен с входом знака множителя устройства, а выход соединен с управляющим входом .коммутатора, о т л и ч а ю щ е ес я тем, что, с целью его упрощения и получения возможности последовательного ввода значений множителя старшими разрядами вперед, в него введены второй блок элементов И, сумматор в избыточной двоичной системе счисления, первый К"разрядный комбинационный сумматор, второй(К+1)-разрядный комбинационный сумматор, триггер и регистр коммутации, причем разрядные выходы регистра множимого соединены соответственно с входами первой группы второго бло,ЯО 059566 ка элементов И, входы второй группы которого соединены с выходом триггера, вход которого соединен с входом множителя устройства, входы вто" рой группы первого блока элементов И соединены соответственно с входами множимого устройства, первый выход первого блока элементов .И соединен с входом младшего рарряда (К+2)- разрядного регистра результата, входы (К+1) старших разрядов которого соединены соответственно с выходами второго (К+1)-разрядного комбинационного сумматора, входы первой группы которого соединены соответственно с выходами (К+1) младших разрядов д (К+2)-разрядного регистра результата Е а входы второй группы - соответст- уф венно с выходами первого К-разрядно- Юф го комбинационного сумматора, входы, уффддр первой группы которого соединенысоответственно с выходами второго блока элементов И, а входы второй группы с первого по (К)-й соединены соответственно с вторым по К-й вйходами первого блока элементов И. 4 ю вход регистра коммутации соединен (Я с входом записи .устройства, выходы регистра коммутации соединенысоответственно с управляющими входами регистра множителя и управляющими входами регистра множимоговвыход старшего второго (К+1)-.разрядного комбинационного сумматора соединен с первьм входом сумматора в избыточной двоичной системе счисления, второй вход которого соединен с вввсодом стармего раврада (два)-рав")Ь рядного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого является выходом положительных значений,устройства, а второй выход - выходом отрицательных .значений устройства.1059566 40 2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, ято сумматор в избыточнойедвоичной системе счисления содержит. Йлемент ИЛИ", элемент НЕ, триггер, первый элемент И, второй элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход сумматора в избыточной двоичной системе счисления соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента ИЛИ,второй вход которого соединен с вторым входом сумматора в избыточной двоичной системе числения и вторым входом элемента ИКЛЮЧАЮЩЕЕ ИЛИ, выход кожо 1Изобретение относится к цифровойвычислительной технике и можетбыть использовано при построенииспециализированных устройств.Известно устройство для умножения, 5содержащее регистры множимого имножителя, сумматор, матрицу модулейсложения, блок анализа знака, блокэлементов И и блок элементов 2 ИГ 1 1. 10Недостатком данного устройствая вляется невысокое быстродействие,обусловленное невозможностью получения результата старшими разрядами вперед. 15Наиболее близким к изобретениюпо технической сущности являетсяустройство для умножения, содержащее, регистр множителя, регистр множимого, блок анализа, блок элементов И,коммутатор и регистр результата,причем информационные входы регистрамножителя соединены соответственнос входами множителя устройства, информационные входы регистра множимо.го соединены соответственно с входами 25первой группы блока элементов И,первый вход блока анализа знака соеди.нен с входом знака множимого устройства, второй вход блока анализа зна"ка соединен с входом знака множителя 30устройства, а выход соединен с управ- .ляющим входом коммутатора Г 23. Известное устройство характеризуется сложностью алгоритма вычисления, 35 т.е. большими затратами по оборудова. нию, и вводом множителя параллельным кодом. 11 ель изобретения -,упрощение устройства и получение возможности последовательногб ввода значений множителя старшими разрядами вперед.,рого соединен с входом триггера,прямой и инверсный выходы которогосоединены соответственно с первымивходами первого и второго элементовИ, выход элемента ИЛИ соединен свходом элемента НЕ, выход которогосоединен с вторым входом первогоэлемента И, выход которого соединенс первым выходом сумматора в избыточной двоичной системе счисления,второй выход которого соединен свыходом второго элемента И, второйвход которого соединен с выходомэлемента ИЛИ. 2Поставленная цель достигается тем, что в устройство введены сумматор в избыточной двоичной системе счисления, второй блок элементов И, первый К-разрядный комбинационнь,"й сумматор, второй (К+1)-разрядный комбинационный сумматор, триггер и регистр коммутации, причем разрядные выходы регистра множимого соединены соответственно с входами первой группы второго блока элементов И, входы второй группы которого соединены с выходом триггера, вход которого соединен с входом множителя устройства, входы второй группы первого блока элементов И соединены соответственно с входами множимого устройства, первый вход первого блока элементов Исоединен с входом младшего разряда (К+2) в .разрядного регистра результата, входы (К+1) старших разрядов которого соединены соответственно с выходами второго (К+1)-раз. рядного комбинационного сумматора, входы первой группы которого соединены соответственно с выходами (К+1) младших разрядов (К+2)-разрядного. регистра результата, а входы второй ;руппы - соответственно с выходами первого К-разрядного комбинационного -умматора, входы первой группы которого соединены. соответственно с вы" ходами второго блока элементов И, а входы второй группы с первого по (К)-й соединены соответственно с вторьм по К-й выходами первого блока элементов И, вход регистра коммутации соединен с входом записи устройства, выходы регистра коммутации соединены соответственно с управляющими входами регистра множителя и управляющими входами регистра множимого, выход старшего второго (К+1) - разрядного комбинационного сумматора, соединен с первым входом сумматора в избыточной двоичной системесчисления, второй вход которого соединен с выходом старшего разряда (К+2) -разрядного регистра результата, апервый и второй выходы соединенысоответственно с первым и вторымвходом коммутатора, первый выходкоторого является выходом положительных значений устройства, а второйвыход - выходом отрицательных значений устройства 10 Кроме того, сумматор в. избыточной двоичной системе счислениясодержит элемент ИЛИ, элемент НЕ,триггер, первый элемент И, второйэлемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ,причем первый вход сумматора в избыточной двоичной системе счислениясоединен с первым входом элементаИСКЛЮЧАЮЩЕЕ ИЛИ и первым входомэлемента ИЛИ, второй вход которогосоединен с вторым входом сумматорав избыточной двоичной системе счисления и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходкоторого соединен с входом триггера, прямой иинверсный выходы которого соединенысоответственно с первыми входами первого и второго элементов И, выходэлемента ИЛИ соединен с входом элемента НЕ, выход которого соединен свторым входом первого элемента И,выход которого соединен с первымвыходом сумматора в избыточной двоичной системе счисления, второй выход 35которого соединен с выходом второгоэлемента И, второй вход которогосоединен с выходом элемента ИЛИ.На фиг.1 приведена структурнаясхема устройства; на фиг.2 - функциональная схема сумматора в избыточной двоичной системе счисления.Устройство содержит входы 1 множимого, регистр 2 множимого, блок3 элементов И, входы 4 множителя,регистр 5 множителя, триггер 6,блок 7 элементов И, регистр 8 результата, первый разрядный комбинационный сумматор 9, вход 10 записи,регистр 11 коммутации, второй (К+1) -разрядный комбинационный,аумматор 12,сумматор 13 в избыточной двоичнойсистеме счисления, коммутатор 14,выход 15 положительных значенийустройства, выход 16 отрицательныхзначений устройства, блок 17 анализазнака, а также входы 18 и 19 знаков множимого и множителя.Сумматор 13 в избыточной двоичнойсистеме счисления содержит входы 20.и 21, элемент ИЛИ 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, триггер 24, элементИ 25, элемент И 26, выходы 27 и 28и элеме нт 2 9 НЕ.В устройстве информационные входырегистра 5 множителя соединены со ответственно с входами 4 множителя устройства, информационные входы регистра множимого соединены соответственно с входами 1 множимого устройства, разрядные выходырегистра 5 множителя соединены соответственно . с входами первой группы блока 3 элементов И, первый вход блока 17 анализа знака соединен с входом 18 знака множимого.устройства, второй вход блока 17 анализа знака соединен с входом 19 знака множителя устройства, а выход соединен с управлякщимвхопом коммутатора 14 разрядные выходы регистра 2 множимого соединены соответственно с входами первой группы блока 7 элементов И, входы второй группы которого соединены с выходом триггера 6, вход которого соединенс входом 4 множителя. устройства, входы второй группы блока 3 элементов И соединены соответственно с входами 1 множимого устройства, первый вход блока 3 элементов И соединен с входом младшего разряда (К+2)-разрядного регистра 8 результата, входы (К+1) старших разрядов которого соединены соответственно с выходами (К+1)-разрядного комбинационного сумматора 12, входы первой группы которого соединены соответственно с выходами (К+1) младших разрядов (К+2)- разрядного регистра 8 результата, а входы второй группы - соответственно с выходами К-разрядного комбинационного сумматора 9, входы первой . группы которого .соединены соответственно с выходами блока 7 элементов И, а входы второй группы с первого по (К)-й соединены. соответственно с вторым по Квыходами блока 3 элементов И, вход регистра 11 коммутации соединен с входом 10 записи устройства, выходы регистра 11 коммутации соединены соответственно с управляющими входами регистра 5 множителя и управляющими входами регистра 2 множимого, выход ,старшего (К+1)-разрядного комбинационного сумматора 12 соединен с первым входом сумматора 13 в избыточной двоичной системе счисления, второй вход которого соеДинен с выходом старшего разряда (К+2)-разрядного регистра 8 результата, первый и второй выходы соединены соответственно с первым и вторым входом коммутатора 14, первый выход которого являетсявыходом 15 положительных значений . устройства, а второй выход - выходом 16 отрицательных значений устройстваВходы 20 и 21 сумматора 13 в избыточной двоичной системе счисления сбединены соответственно с первым и вторьм входами элемента ИЛИ 22 и-.элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 соединенс входом триггера 24, прямой и инверсный выходы которого подключенысоответственно к первым входам элементов И 25 и 26, выходы которых являются выходами 27 и 28 сумматора13. Выход элемента ИЛИ 22 соединен свторым входом элемента И 26, с входомэлемента НЕ 29, выход которого соединен с вторым входом элемента И 25.Устройство работает ".следующимобра зом. 10В начале каждого цикла вычисленияпроизведения регистры 2 и 5 множимого и множителя и регистр 8 результа фта сбрасываются в нулевое состояние(цепь сброса не показана). Одновременно на вход 10 записи устройстваприходит единичный импульс, которыйзаписывается в первый младший, разрядрегистра 11 коммутации, В результатев начале первого такта работы устройства на выходе первого разрядарегистра 1.1 коммутации будет единица,которая подается на управлякщие входы К-го старшего разряда регистров2 и 5 множимого и множителя, Во втором такте на выходе первого разрядарегистра 11 коммутации будет нулевой потенциал, а единица перейдет.во. второй разряд этого регистраи поступит на управляющие входы 30(К)-го разряда регистров;:2 и 5множимого и множителя. Таким образом, регистр 11 коммутации позволяет преобразовывать последовательный код множимогс А и множителя В,поступакщих на входы 1 и 4 устройства старшими разрядами вперед,в параллельный код.. Процесс перемножения двух чиселА и В с фиксированной запятой осуществляется по алгооитмч40Д,ь,:А; 8 +2 (А 48; Ф В ЬА,)где А - текущее значение множимого;В; - текущее значениемножителяЬ А; - значение -го разряда мнбжимого;ь 8- значение -1)-го разряда 0множителя.Произведение АЬВ получаемна выходах блока 7 элементов И, а произведение В, ь А; - на выходах ".блока 3 элементов Й. Триггер 6 55 осуществляет задержку значения,(-го разряда множителя ц, на один такт. Комбинационный сумматор 9 суммирует текущие значения проиЗведенийА; д В; ., и В; ЬА(,и выдает значения 60(К+2)-разрядной суммы на входы комбинационного сумматора 12, где она суммируется со знаениями(К+1)-разрядов суммы 3;, полученной в предыдущем (1-1)-м такте работы 65 устройства, которая подается на первые входы комбинациОнного сумматора 12 с выходов (К+1) младших разрядов регистра 8 результата. Значение младшего разряда произведения В; ь А; с выхода первого элемента И блока 3 подается сразу на вход младшего разряда регистра 8 результата. Значения (К+1) разрядов суммы 5 с выходов комбинационного сумматора 12 поступает в регистр 8 результата. Значение старшего (К+3)-го разряда суммы Я с выхода переноса комбинационного сумматора 12 и значение (К+2)-го разряда суммн 5с выхода старшего (К+2)-го разряда регистра 8 результата подаются в сумматор 13, который производит сложение двух чисел (положительных ) в;избыточной двоичной системе счисления. Положи-, тельные значения суммы поступают на выход 27 сумматора 13, а.отрицательные значения - на выход 28.В зависимости от знака произведения, который получается в блоке 17 анализа знака, коммутатор 14 выдает на выходы 15 и 16 положительных и отрицательных значений устройства результат произведения с выходов сумматора 13. Если знаки множимого и множителя, поступаиюие на входы 18 и 19, совпадают, то блок 17 анализа знака выдает нулевой потенциал на управляющий вход Коммутатора 14, который при этом подает навыход 15 устройства значение текущего разряда произведения с выхода 27 сумматора 13, а на выход 16 устройства - с выхода 28 сумматора 13, Если же знаки множимого и множителя не совпадают по своим значениям (отрицательное произведение), то блок 17 анализа знака выдает на управляющий вход коммутатора 14 единицу и на выход 15 устройства выдается значение текущего разряда произведения с выхода 28 сумматора 13, а на выход 16 устройства с выхода 27, т,е. коммутатор меняет знак полученного произведения.ВКоммутатор 14 может быть выполнен на мультиплексорах или на элементах 2 И"2 ИИЛИ.Число разрядов регистров 2 и 5 множимого и множителя К может быть равным й/2 или (х)/2+1), что дает погрешность произведения на единицу младшего ь-го,.разряда, т.е. погрешность устройства соизмерима с погреш" ,ностью обычных устройств умножения, в которых результат округляется до .И -го разряда.Значение первого разряда произведения на,выходе устройства получаем в третьем тактВ работы устройства, Вывод результата идет последовательным=1; 01111000 аД,. ае., Д В, Е, дД,. Д.,аВ Д,.в,. +Вад,. 5,. г 0 1 00 . 00 00 1 10 . 10 00 00 000010 0100 10 0111 00 0000 00 0000 0 0 10 11 0 10 11 00 0 10, 11 Ы 0 10 11 00 0 10 11 . 00 0 10 11 . 00 0 00 00 0000 00 ОООО 00 0000 0 0 кодом старшими разрядами вперед.Время вычисления произведения равно о+3тактов,П р и м е р . Перемножение чиселФ = 0 1010 и,8 = 11100. 5 Полученный результат 2 г= 10001= 01111 = 1.01111 совпадает о полу-ченным произведением Е,Введение в устройство комбинационныхсумматоров 9 и 12, блока 7элементов И и сумматора в избыточнойдвоичной системе счисления позволяетупростить процесс перемножения двухчисел по сравнению с базовыми устройствами умножения двоичных чисел ,;(последовательного типа). Кроме того,пред)слагаемое по сравнению с известны ми устройство имеет более высокоебыстродействие ( и +3) тактов. вместо2 п) и,меньшие аппаратурные затраты,По сравнЕнию с устройством, результат умножения в котором получается также в процессе вычислениянроиэведения, предлагаемое устройствоимеет меньшие аппаратурные затраты,т.е. регистры множимого и множителясодержат 2 к=п разРядов (вместо 2 в), 50 0000000100. 0111101110011000100000000 .00000 отсутствует многовходовой сумматорв избыточной двоичной системе счисления (содержит и одноразрядных сумматоров), который по объему большецвух комбинационных сумматоров ( Модноразрядных сумматоров или и/4ИС 1 ЭЭИМЗ) и сумматора в избыточнойдвоичной системе счисления,на двавхода. Кроме того, в устройствемножимое и множитель подаютсяпоследовательньм кодом старшимиразрядами вперед Таким образом, предлагаемое устройство имеет более высокое быстродействие (примерно в два раза, больше) по сравнению с базовая устройством умножения последовательного типа и меньшие аппаратурные затраты по сравнению с известным устройством, работающим в избыточной двоичной системе счисления.