Вычислительное устройство

(51) 6 06 1. 7 САНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИ(71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции и. Украинское производственное геологическое .объединение по геодезическим работам(54)(57) 1, ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два блока памяти,умножителей, сумматор и микропро"граммный блок управления, причемпервый вход устройства соединен синформационным входом первого блокапамяти, выходы которого соединеныс первыми входами соответствующихумножителей, выходы сумматора,соединены соответственно с инАормациоиными входами второго блока памяти,выходы которого являются выходамиустройства и соединены с первой груп-пой информационных входов сумматора, выходы микропрограммного блокауправления, с первого по третий,соединены соответственно с управлявщими входами первого и второго блоков памяти и сумматора, о т л ичающее с я тем, что, с цельюсокращения аппаратурных затрат, оносодержит регистр, блок задержки,причем втЪрой вход устройства соединен с информационным входом регистра, выход которого соединен с вторым входом. первого умножителя иинформационным входом блока задержки, выходы которого с первого по(1(-1)-й соединены соответственнос вторыми входами умножителей, совторого, по 1( -й., выходы умножителейсоединены с второй группой информационных входов сумматора, управляющие входы регистра и блока задержкисоединены соответственно с четвертыми пятым выходами микропрограммногобпока управления,2, Угтройство по п, 1, о т л ич а ю щ е е с я тем, что блок задержки содержит (к). групп триггеров по и триггеров в каждой (и-число разрядов, на которое производится умножение), "2 элемента задержки, элемент И, генератор импульсов,триггер, управления, причем управляющий вход блока задержки соединенс установленным входом триггера уп.равления, выход которого соединен спервым входом элемента И, второйвход которого соединен с выходомгенератора импульсов, входы триггеров первой группы соединены с информационным входом блока задержки, выходы триггеров каждой из групп соединены с соответствую(им выходомблока задержки и входами триггеровпоследующей группы, входы синхронизации триггеров групп с первой ло(1 с)-ю соединены соответственно свыходами соответствующих элементовзадержки, выходы каждого из которыхсоединены с выходом последующего1057940элемента задержки, входы синхрониза- ны с входом (1-2) "го элемента задерж.ции (к) -Й группы триггеров соедине ки и выходом элемента И.Изобретение относится к вычислительной технике и может быть исполь.зовано при построении специализированных вычислительных систем.Известно вычислительное устройст.5во, выполняющее параллельно операции умножения. при вычислении суммпроизведений, содержащее,"запоминающие блоки множимых и множителей, за 110поминающий блок результатов и сумматоры 1Недостатком устройства являетсянизкая производительность при выполненни действий над матрицами,Наиболее близким по техническойсущности к предлагаемому являетсявычислительное устройство, содержащее четыре блока памяти, 1 умножителей, сумматор и блок управления,причем входы первого и второго бло.ков памяти являются соответственнопервым и вторым входами устройства, выходы первого и второго блоковпамяти соединены соответственно спервыми и вторыми входами соответствующих умножителей, выходы которыхсоединены с соответствующими входамитретьего блока памяти, выходы которого соединены с первой группой входовсумматора, выходы которого соедийе- З 0ны соответственно с входами четвертого блока памяти, выходы которогоявляются выходами устройства и соединены с второй группой входов сумматора, выходы с первого по пятый 35блока управления соединены соответственно с управляющими входаьи первого, второго, третьего и четверто-го блоков памяти, управляющим входом сумматора 21,40 Недостаток известного устройства " значительные аппаратурние затрати при вычислении суммы векторов, каждый из которых представляет собой 45 произведение симметричной матрицы на соответствующий вектор-столбец, ,определяемой следующим выражением: С=А,ВфАябяф 7 АМВк"В, АвС=АВа+ Мъ +"квкч+" ьдк 4 У,+ "вй+(Ск=А,Вы Ф дВк +,+АинАЬР 2 кффи 6 и+м где А 1., А 1 - элементы векторовстолбцов;, 8 11 1, - элементы симметричных матриц;С.,С - элементы векторарезультата.Цель изобретения - сокращение аппаратурних затрат при вычислении суммы векторов, каждый из которых представляет произведение симметричной матрицы на соответствующий вектор столбец.Поставленная цель достигается тем, что вычислительное устройство, содержащее два блока памяти, к умножителей, сумматор и микропрограммный4блок управления, причем первый вход устройства соединен с инФормационным входом первого блока памяти,выходы которого соединены с первыми входами соответствующих умножителей, выхбды сумматора соединены соответ" ственно с информационными входами второго блока памяти, выходы которого являются выходами устройства и соединены с первой группой информационных входов :сумматора, выходы микропрограммного блока управления, с первого по .третий, соединены соответственно с управляющими входами первого и второго блоков памяти и сумматора, содержит регистр, блок задержки,.причем второй вход устройства соединен с инАормационным входом регистра, выход которого соединен с вторым входом первого умножителя и инФормационным входом блока задержки, выходы которого с первого по Ь"1)"й соединены соответственно с вторыми:входами умножителей, со второго по М"й, выходы умножителей сое"3 1057динены с второй группой инАормацион -ных входов сумматора, управляющиевходы регистра и блока задержки соединены соответственно с четвертыми пятым выходами микропрограммногоблока управления,Гпок задержки содержит (1-1) групппо и триггеров в каждой (и"числоразрядов, на которое производитсяумножение), 1 сэлемента задержки, 10элемент И, генератор импульсов, триггер управления, причем управляющийвход блока задержки соединен с уставковленным входом триггера управления, выход кбторого соединен с 15первым входом элемента И, второй входкоторого соединен с выходом генератора импульсов, входы триггеров первой группы соединены с информационным входом блока задержки, выходы 20триггеров каждой из групп соединеныс соответствующим выходом блока задержки и входами триггеров последующей группы, входы синхронизации триггеров групп с первой но .(М)-ю соединены соответственко с выходами соответствующих элементов задержки,выходы каждого из которых соединеныс выходом последующего элемента задержки, входы синхронизации (1 с)-йгруппы триггеров соединены с входомЬ)-го элемента задержки и выходомэлемента И.На Аиг. 1 представлена схема вычислительного устройства; на Аиг. 2.35схема блока задержки; на Лиг, 3 -пример реализации схемы блока управ,ления.Вычислительное устройство содержитпервый блокпамяти, первый вход 2 40устройства, блок 3 задержки, регистр 4, второй вход 5 устройства,умножители 6, сумматор 7, второйблок 8 памяти, микропрограммныйблок 9 управления,Блок 3 задержки содержит тригге-:ры 10, элементы 11 задержки, элеиент И 1, генератор 13 импульсов,триггер управления 14, Блок 9 содержит блок 15 памяти, регистр 16 адреса, генератор 17, регистр 18 микро 50команд, дешифратор 19, счетчик 20. Блок 3 задержки работает следующим образом, Работа осуществляется по тактам, дюрмируемым внутренним генератором 13, Частота следовакия импульсов с генератора 13 определяет ся временем, необходимым сумматору 94047 для сложения двух чисел, Триггер4 управления устанавливается вовремя пуска первого умкожителя 6,сбрасывается при приеме всего множителя на 1"й умножитель 6 при условии отсутствия очередного запускапервого умножителя, Тактирующие сиг"калы записи в 1, 2.., -2 линейкитриггеров образуются ка 1, 2,с"2 с"2 элементе задержки соот-.ветственно, Каждый элемент задержкизадерживает тактирующий сигнал насоответствующую группу триггеров навремя, необходимое триггерам следующей группы для записи индюрмации.Йримером блока задержки можетслужить набор сдвиговых регистров.Ялок 9 работает следующим образом. В счетчике 20 устанавливаетсяколичество тактов работы устройства.По начальному адресу, установленному в регистре 16 адреса из блока15 памяти считывается первая микрокоманда, поступающая на вход регистра 18 микрокоманд. При наличии импульса от генератора 17 осуществляется путем микрокоманды на регистр18 микрокоманд, откуда микрокомакда поступает ка дешифратор 19, вырабатывающий совокупность управляющихсигналов, Далее под воздействиемописанного выше синхроимпульса изсодержимого счетчика вычитается единица. На второй вход регистра 16адреса с выхода регистра микрокомандпоступает адрес следующей микрокоманды, Процесс продолжается до техпор пока счетчик 20 не установитсяна нуль.Вычислительное устройство работает следующим образом,В исходном состоянии блок 1, ре.гистр 4, блок 3 задержки и блок 8обнулены, По входу 2 на вход блока 1 подается множимое А 1, а навход регистра 4 по входу 5 - множитель В 1, .После того, как множимоеи множитель заАиксируются соответственно в первой ячейке блока 1 и регистре 4, начинает работать первый умкожитель 6, а содержимое регистра 4 поступает на блок 3 задержки, в котором задержка между двумя последовательными выходами определяется временем, необходимым для работы сумматора 7, на такое же время задерживается и пуск . каждого очередного умножителя, связанного с со1 М 794 О,Во время работы первого умножителя 6 содержимое блока 1 сдвигается на одну ячейку, т,е. множимое А 1 перемещается во вторую ячейку блока 30 ), а по входам 2 и 5 считывается следующая пара операндов (Аи В), которая к моменту окончания работы ответствующим выходом блока 3 задержки, а следов ател ьно, задерживаетсяи момент получения результатов умножения с очередного умножителя, Б результате первого умножения на выходепервого умножителя 6 получается произведение вида А 1 В 1, которое поступает на вход сумматора 7, где онов первом такте слагается с содержащимся в первой ячейке блока 8 нулем.Результат сложения фиксируется в тойже ячейке блока 8, Через время, равное такту сложения, на выходе второго умножителя 6 получается произведение вида О В 1, которое суммируется на сумматоре 7 с содержащимся вовторой ячейке блока 8 нулем и фиксируется в той же ячейке блока 8.Аналогичная процедура повторяется идля каждого последующего умножителя,Т.е. произведения с выходов умножителей поступают на вход сумматора 7с интервалом, равным циклу одногосложения сумматора 7 и задаваемому блоком 3 задержки,первого умножителя 6 фиксируется соответственно в первой ячейке блока1 и в регистре 4, Первый умножитель6 начинает новый цикл умножения, ре зультатом которого является произведение АВ 2. Следует отметить, что кмоменту подачи этого произведенияна вход сумматора 7, на выходе егодолжна уже быть сумма ОВ+О, которая 10фиксируется в 1-й ячейке блока 8.На сумматоре 7 произведение А В 7 сум 7мируется с суммой А 1 В +О, хранящейся в первой ячейке блока 8, и фиксируются в той же ячейке этого бло ка. В это времяс выхода второго умножителя 6 на вход сумматора 7 поступает произведение А 1 В 7,.которое суммируется с хранящейся во второй ячейке блока Я суммой О+О В, и результат 20 запоминается во второй ячейке блока 8,К моменту записи результата суммирования во вторую ячейку на вход сумматора 7 поступает произведение стретьего умножителя, Далее описанный процесс повторяется до тех пор,пока не будет исчерпан весь массивмножителей.Технико-экономический зЬ 5 ект изобретения по .сравнению с прототипомсостоит н замене двух блоков памятина требуючие существенно меньших аппаратурных затрат регистр и блок задержки.Составите Техоед С ь А, КлюевЛегеза актов С. 1 Оск Кощектоо Подписное СССР аб, д. 4/ иал ЛЛЛ "Латеит", г. Ужгород, ул. Проектна 9464/51 Ти ВН 1 ПО 1 И Госуда по делам и 13035 Москв б 1