Устройство преобразования временных интервалов в двоичный код для процесса сбора, обработки и передачи многоканального потока информации

СНИХ А окииалн 5494 3/1 ЮСУДАРСТВЕННМЙ КОМИТЕТ СССР ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЬГГИЙ ПИСАНАВТОРСКОМУ ЗОБРЕТ ДЕТЕЛЬСТВУ ми(61) 497725 ходом блока временного интервала, вй.(21) 3385471/18-21 ходы преобразователя кодов соеди(22) 28.01.82 невы с первыми входами счетчика бит,(46) 30.04.83. Бюл,916 выходы блока. анализа остатка соедине(72) С.Г. Андросенко, М.В. Динович, ны с первыми входами блока анализаА.А. Морозов, В.В. Рафальский остатка, а выходы блока анализаи А.Б. ТимоФеев .остатка соединены с третьими, входа(71) Ордена Ленина институт киберне-. счетчика бит, с четвертыми входамитики АН Украинской ССР процессора и входом счетчика запрета,(53) 681-325 (088 лВ) выходы счетчика запрета соединены(56) 1. Авторское свидетельство СССР с пятыми входами процессора, вторымиВ 497725, кл. Н ОЗ К 13/17, 08,09,72 входами запоминающего устройства и(прототип). вторыми входами счетчика бит, а вы(54)(57) УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ ходы счетчика бит соединены с третьиВРЕМЕННЫХ ИНТЕРВАЛОВ В ДВОИЧНЫЙ КОДми входами процессора, выходы регистДЛЯ ПРОЦЕССА СБОРА, ОБРАБОТКИ И ПЕ- ра интервалалсоединенй с вторыми вхо-,РЕДАЧИ МНОГОКАНАЛЬЙОГО ПОТОКА ИН- .дами блока анализа остатка, выходы Еаормирн по авт.ов. в 497725,. о т - блока контроля подключены к второмул и ч а ю щ е е с я тем, то, с це" входу. процессора, а выходы эапоминаюлью повышения достоверности информа- щего устройства подключены к первьм бб,ции и быстродействия, в него введе- .входам процессора, выходы процессора %,ны блок контроля, зайоминающее уст- - . подсоединены к первым входам запомиройство, счетчик бит, блок анализа нающего устройства, вторым входам Ф; -остатка, счетчик запрета, регистр блока контроля, входу регистра интер. ,;.; .интервала и преобразователь кодов, вала и к вторым входам преобразовате- Фаадпервые, входы которого соединены с вы- ля кодов. (РИзобретение относится к вычислительной технике и может использоваться при конструировании вычислительных машин и систем.Известно устройство преобразования временных интервалов в двоич ный код для процесса сбора, обработки и передачи многоканального потока информации, содержащее регистр адреса массива двоичных кодов, регистр адреса обработки, регистр ко нечного адреса обработки, блок сравнения, буферный регистр, счетчик и дешифратор, причем входы регистра адреса обработки, регистра адреса массива двоичных кодов и регистра конечного адреса обработки соединены с шиной чтения и шиной импульсов записи процессора, а выход регистра адреса обработки соединен с первым входом блока сравнения и входом процессора, выход регистра адреса мас 20 сиза двоичных кодов подключен к процессору, выход регистра конечного адре. са обработки соединен с вторым входом блока сравнения, выход которого соеди 25 нен с входом процессора, первый вход буФерного регистра подключен к шине импульсов записи, а его вьщод соеди" нен с входЬм процессора, шина импульсов записи через счетчик и дешифратор соединена с входом процессора, блок скорости канала, блок дополнения до бита, блок остатка преобразования и блок временного интервала, причем первые их входы соединены с шиной чтения, а вторые - с шиной импульсов записи процессора, выход регистра скорости соединен с третьим входом регистра дополнения до бита, выход которого подключен к входу йроцессора и третьему входу регистра временного 40 интервала, выход которого соединен с вторым входом буферного регистра и входом процессора, выход буферного регистра остатка соединен с входом процессора 1, 45Недостатком указанного устройства является сравнительно низкий уровень достоверности информации, не удовлетворяющий возросшего требования к аераметру достоверность информации при создании средств вычислительной техники управления промышленными объектами. На промиаленных объектах задача защиты информации от помех осложняется из-за значительного количества всевозможных энергоустановок, свароч ного производства и т.д. Вместе с тем возрастает и требование к достоверности информации до уровня 10 ;Цель изобретения - пдвьзаение достоверности информации и быстродействия, 60Поставленная цель достигается тем, что в устройство преобразования временйых,интервалов в двоичный код для процесса сбора, обработки и передачи многоканального потока инфор 1 мации введены блок контроля, Запоминаюцее устройство, счетчик бит, блоканализа остатка, счетчик запрета регистр интервала И преобразователькода, первые входы которого соединеныс выходом блока временного интервала,выходы преобразователя кодов соединены с первыми входами счетчика бит,выходы блока анализа остатка соединеныс первыми входами блока анализа остатка, а выходы блока анализа остаткасоединены с третьими входами счетчикабит, с четвертыми входами процессораи входом счетчика запрета, выходысчетчика. запрета соединены с пятымивходами процессора, вторыми входамизапоминаюцего устройства и вторымивходами счетчика бит, а выходы счетчика бит соединены с третьими входамйпроцессора, выходы регистра интервала соединены с вторыми входами блокаанализа остатка, выходы блока контро"ля подключены к второму входу процессора, а выходы запоминающего устройства подключены к первым входампроцессора, выходы процессора подсоединены к первым входам эапоминаиюцего устройства, вторым входамблока контроля, входу регистра интервала и к вторым входам преобразователя кодов,Введенные блоки реализуют алгоритм контроля, который основан наприменении матричного контроля вкомбинации с методом предварительного анализа. Метод предварительногоанализа основан на анализе байтовинформации, не свернувшихся на четность,На чертеже приведена функциональ"ная схема предлагаемого устройства.Устройство состоит из регистра 1адреса обработки, осуществляюцегохранение очередного адреса массивавременных меток канала регистра 2конечного адреса обработки, в котором хранится конечный адрес массиваременных меток канала, преобразуемого в двоичный код, регистра 3 адреса массива двоичных кодов, фиксируюцего адреса, по которым в процессор4 осуществляется запись двоичных кодов, полученных в процессе преобразования массива временных меток, блока 5 сравнения, который реализуетФункции сравнений на равенство, записанных в регистре 1 адреса обработки и регистре 2 конечного адре"са обработки, блока б:скорости каканала осуцествляющего хранение кодадлительности бита, определяющегоскорость передачи данного канала,блока 7 остатка преобразования,в котором хранится значение фОф или"1 ф и код остатка предыдуцего битаблока 8 дополнения до бита, осуществляющего в процессе преобразованияхранение"кода дополнения до бита,1015494 3блока 9 временного интервала, в котором хранится состояние временного интервала фОф или ф 1 ф, код длительности временного интервала и значениебита фОф или "1 ф, полученного в про- . цессе преобразования. временных интер валов в .двоичный код, буферного регистра 10, в котором до занесения ,в процессор 4 накапливаются двоичные коды, полученные в результате преобразования временных меток, счетчика 10 11, подсчитывающего число битов, записываемых в буферный регистр 10,де. шифратора 12, фиксирующего момент заполнения буферного регистра 10 в процессе преобразования,. блока 13 контроля, выполняющего контроль дан- . ных, запоминающего устройства 14, хранящего адреса ячеек.с информацией об анализируемом байте, счетчика 15 бит, осуществляющего накапливание количества принятых бит исследуемого байта, блока 16 анализа остатка, осуществляющего сравнение остатка с заданным допустимым значением бита, счетчика 17 запрета, подсчитывающего количество битов с измененными знаками, преобразователя 18 кодов преобразует код разности значений моментов времени в количестве бит в соответствии с кЬнстантой скорости обслуживаемого канала связи, шин 19, связывающих счетчик 11 с дешифрато" ром 12, шины 20 выходной дешифратора 12, соединяющей его с процессором 4, шины 21 выходного блока 5 сравнения, соединяющей его с процес сором 4, шины 22 импульсов записи процессора 4, соединяющей его с регистром 1 адрееа обработки регистром 2.конечного адреса обработКи, регистром 3 массива двоичных кодов, бло" 40 ком 6 скорости канала, блоком 7 ос- . татка преобразования, блоком 8 допол" нения до бита, блоком 9 временного интервала, буферным регистром 10 и счетчиком 11, адресных щин 23, . 45 связывающих регистр 1 адреса обработки с входом процессора 4 и первым входом блока 5 сравнения выходных кодовых шин 24, связывающих выход регистра,2 конечного адреса обработки с вторым входом блока 5 сравнения, адресных шин 25, которые связывают регистр 3 адреса массива двоичных кодов с входом процессора 4, кодовых шин 26 чтения, по которым из процессора 4 осуществляется запись информации в регистр 1 адреса обработки, регистр 2 конечного адреса обработки, регистр 3 мас". сива двоичных кодов, блок 6 скорости каналаблок 7 остатка преобра зования, блок 8 дополнения до бита, блок 9 временного. интервала, запоминающее устРойство,14, блок 13 контроля, регистр 3 интервала и преобразователь 18 кодов, кодовых шин 27, по,которым двоичные коды, полученные в результате преобразования.и хранящиеся в буферном регистре 10, записываются в процессор 4, выходных кодовых шин 28,которые соединяют выход блока 6 скорости с входом блока 8 дополнении до бита, выходных кодовых шин 29, связывающих блок 8 дополнения до бита с входами блока 9 временного интервала и процессора 4, выходных кодовых шин 30, соединяющих блок 7 остатка преобразования с входом процессора 4 и блоком 16 анализа остатка, выходных кодовых шин 31, которые соединяют выход блока 9 временного интервала . с входами процессора 4, буфернОго регистра 10 и преобразователя 18 кодов, выходы преобразователя 18 соединены с первыми входами счетчика 15 бит, а выходы блока 16 анализа остатка соединены с третьими входами счетчика 15 бит, с четвертыми входами процессора 4 и входом счетчика 17 запрета, выходы счетчика 17 запрета соединены с пятыми входами процессора 4, вторыми входами запоминающего устройства 14 и вторыми входами счетчика 15 бит, а выходы счетчика 15 бит соединены с третьими входами процессора 4, выходы регистра интервала 32 соединены с вторыми входами блока 16,анализа остатка, выходы блока 13 контроля подключены к второму входу процессора 4, выходы запоминающего устройства 14 подключены к первым входам процессора 4.Устройство работает следующим образом.В процессоре 4 формируется массив временных меток, отражающий изменения состояний данного канала во времени. Массив представляет собей совокупность записей состояния канала в сопровождении кода текущего времениУстройство управления прОцессора 4 последовательно по шинам 22 импульсов записи вырабатывает сигналы, по которым по кодовым шинам 26 чтения переписывается информация, задающая режим работы, иэ процессора 4 в устройства. Затем в процессор 4 по.адресным шинам 23 переписывается иэ регистра 1 адреса обработки код адреса, но которому устройство управ.- ления процессора 4 осуществляет чтение начальной ячейки массива временных меток, при этом в процессоре 4 получаем код первого момента изменения состояния канала й и состояние канала "0" или "1". По сигналу устройства управления процессора, 4, который поступает по шинам 22 импульсов записи, в блок 9 временного интервала из процессора 4 по, кодовым шинам 26 чтения переписывается состояние канала, после чего на регистр 1 адреса обработки поступаетсигнал из процессора 4 и формируетв нем код адреса следующей ячейкимассива временных меток, Код новогоадреса, по которому устройство управления процессора 4 осуществляет чтение следующей ячейки массива временных меток, поступает по адресным шинам 23 в процессор 4 и в нем получаем код времени второго момента изменения состояния канала 1 и состояние канала в этот момент. В процессо-оре 4 осуществляется вычисление кодадлительности временного интервала.представляющего собой разность значений кодов моментов времени 1 и Ф;Полученный результат по сигналу устройства управления процессора 4, поступающему по шинам 22 импульсов записи, переписывается в блок 9 временного интервала. После этого в процессор 4 по выходным кодовым шинам 29 2 Оосуществляется перезапись кода дополнения до бита из блока 8 дополнениядо бита и производится сравнениевеличин кодов длительности полученного временного интервала и дополнения 25до бита. Если При этом величинадлительности временного интервалабольше или равна величине дополнениядо бита, то дальнейшая работа устройства осуществляется следующим образом. В процессоре 4 производится вычисление разности значений временногоинтервала и дополнения до бита, полу-З 5ченное значение разности по сигналуустройства управления процессора 4,поступающему по шинам 22, записывается в блок 9 временного интервала,после чего в процессор 4 по выходным кодовым шинам 30 и 31 соответст" 4 Овенно заносится код остатка из блока 7 остатка преобразованИя и коддополнения до бита из блока 8 допол-нения до бита. В процессоре 4 произ-45водится сравнение величины остаткаи дополнения до бита. Если величина дополнения до бита меньше величиныостатка, то устройство управленияпроцессора 4 вырабатывает сигнал,поступающий по шинам.22 импульсов заО , писи, по которому в блоке 9 временного интервала формируется значениебита, после чего устройство управления процессора 4 вырабатывает сигналы, один из которых устанавливает 55в "0" блок 7 остатка преобразования, другой сигнал по шине 22 импульсов записи поступает в блок 8 дополнения до бита и осуществляет по выходным кодовым шинам 28 перепись в 6 О последний кода длительности бита иэ блока б скорости, третий сигнал по шинам 22 осуществляет запись в первый разряд буферного регистра 10 :иэ блока 9 временного интервала. хранящегося в нем бита, полученного в результате преобразования временного интервала. Затем устройство управления процессора, 4 вырабатывает сигнал, который осуществляет сдвиг на один разряд в буферном регистре 10 и увеличивает на единицу содержимое счетчика 11. После этого снова осуществляется сравнение величин временного интервала и дополнения до бита. Если величина временного .интервала больше величины дополнения ,цо бита, устройство осуществляет работу аналогично описанному до тех пор, пока величина дополнения до бита не станет больше величины длительности временного интервала. Если при сравнении в процессоре 4 величин дополнения до бита и остатка преобразования, величина дополнения до бита оказывается больше величины остатка, то устройство управления процессора 4 вырабатывает по шинам 22 импульсов записи сигнал, который осуществляет. перепись состояния остатка из блока 7 остатка преобразования в блок 9 временного интервала, после чего работа устройства продолжается как и в предыдущем случае.Если при сравнении кодов длительности временного интервала и кода дополнения до бита величина длительности будет меньше величины.дополнения до бита, то в процессор 4 по выходным кодовым шинам 30 из блока 7 остатка преобразования переписывается код остатка и производится пере" пись состояний остатка из блока 7 остатка преобразования и временного интервала из блока 9 временного интервала. Если состояние остатка и временного интервала совпадают, в процессоре 4 происходит сложение ве,личин остатка и длительности временного интервала. Результат сложения по сигналу устройства управления процессора 4, вырабатываемому по шинам 22 импульсов записи, пере- писывается в блок 7 достатка преобразования, После этого в процессор 4 по кодовым шинам 29 из блока 8 дополнения до бита переписывается код дополнения до бита и производится вычислиние разности значений дополнения до бита и временного интервала, Полученный результат переписывается в блок 8 дополнения до бита, Если состояние остатка и временного интервала не совпадают.и при этом, величина остатка больше или равна длительности временного интервала, то в процессоре 4 происходит вычитание длительности временного интервала из величины остатка, а в дальнейшем работа устройства происходит как и в 1 прецыцущем случае, Если состояниеостатка и временного интервала не .совпадаЮт о при этом величина остатка меньше величины длительности вре , менного ийтервала,то из величины длительности временного интервала вычита ется величина остатка, Дальнейшая работа устройства происходит как и в предыдущих случаях, за исключением того, что в момент переписи из процессора 4 з.блок 7 остатка оз блока 9 временного интервала в этот же блок переписывается состояние временного интервала, Следующий цикл работы устройства происходит аналогично описанному.Двоичные разряды, полученные в результате последовательных преобразо 15 наний временных интервалов, накапливаются в буферном. регистре, одновременно счетчик 11 осуществляет подсчет количества битов, поступающих в буФероый регистр 10 и в момент, когда количество принятых в буферный регистр 10 ботов будет равно количеству разрядов ячеек процессора 4, дешифратор 12 по шине 20 выходной дешифратора вырабатывает сигнал в устройство уп," равнения процессора 4, по которому в конце очередного цикла работы, согласно кода адреса, записанного в регистре 3 адреса массива двоичных разрядов, в массив двоичных разрядов процессора 4 из буферного регистра 10 переписываются коды, полученные в процессе преобразования, Далее устройство управления процессора 4 вырабатывает сигнал, увеличивающий содержимое регистра 3 адреса массива двоичных кодов на единицу, после чего начинается очередной цикл преобразования. Процесс преобразования продолжается до тех пор, пока блок 5 сравнения не зафиксирует ра венство кодов, записанных в регистре 1 адреса обработки и регистре 2 конечного адреса обработки. В этом случае блок 5 сравнения по шине 21 выходной. блока сравнения посылает в устройст во управления процессора 4 сигнал, по которому в конце очередного цикла работы устройства преобразования временных интервалов в двоичные коды устройство управления. процессора 4 50 по кодовым шинам 29 и 30 осуществляет .запйсь в процессор 4 кодов дополнения. до бита из блока 8 дополнения до бита, кода и состояния остатка из блока 7 остатка преобразования, которые 55 будут использованы при последующих преобразованиях массива временных меток данного кан 1 ла.В центральном процессоре 4 по мерепринятия байт из буферного регистра 6010 формируются байты информацииПроизводится побайтная синхронизацияв процессоре.4. СФормированные байты передаются в блок 13 контроля ,принимаемых пакетев,.который .осу ществляет матричный, контроль.,Блок13 контроля состоит из стандартныхсхем .свертки на четность по байтами вертикальным столбцам принимаемогоблока данных. Параллельно с посылкойбайта из центрального проце"сора 4в блок 13 контроля происходит последовательная перепись и регистрацияадресов ячеек памяти, в которыхзаписаны времена изменений состоянийканала, относящиеся к контролируемомубиту, в регистровое запоминакщееустройство 14. В случае несверткикакого-то байта по четности блок13 контроля вырабатывает импульс,по которому в процессоре 4 происходит запрет чтения содержимогорегистра 3 адреса массива двоичных кодов. По этому же сигналу происходит перепись содержимого запоми"нающего устройства 14 в процессор 4.Устройство управления .процессора 4осуществляет чтение начальной ячейки массива временных меток испорченного байта информации, при этом впроцессоре 4 получаем код моментасостояния канала начала испорченного байта.По сигналу устройства управления процессора 4, который выдаетсяим после считывания первого адресаиз запоминающего устройства 14,происходит считывание следующегЬадреса иэ запоминающего устройства14 в процессор 4 по адресным шинамконтроля. В процессоре 4 получаемкод длительности временного интервала, представляющий собой разностьзначений кодов моментов времениначала байта 1 и следующего изменения знака этого же бййта 12 т.е.12-11,Полученный результат по сигналу устройства управления процессора 4,поступающему по шинам 16 импульсовзаписи, переписывается в блок 9 вре"менного интервала. В блок 7 остаткапреобразования заносится код остатка,полученного в результате преобразования в процессоре 4,По шинам 30 код остатка поступаетв блок 16 анализа остатка, которыйсостоит иэ двух схем сравнения. Навход блока 16 анализа остатка поступает код значения иэ регистра 3интервала. Значение ь 1 определяетсяпроцессором 4 на основании статистического анализа ошибок. Полученноеоптимальное значение а 1 переписываетв регистр 32 интервала.В блоке 16 анализа остатка произ,водится проверка условия 1 д"/2-а 1 ((Ф ( 1 д/2+а 1. При выполнении этогоусловия в процессор 4 по шине отсчетчика запрета посылается сигнало замене знака, исследуемого бита на .противоположный. Одновременно изблока 16 анализа интервала поступаетсигнал на счетчик 15 бит, в которыйзаписано количество полученных бит1015494 ИИПИ Заказ 3230/51Тираж 936 Подписное иал ППП "Патент", г. Ужгород,ул.Проектная,4 в результате преобразования интерва ла 12-1, Код преобразованного эна 2чения по шинам 31 поступает на преобразователь 18 кодов, который состоит из схем деления и регистра константы скорости, где код,преобразует ся в количество бит. Из преобразова-. теля 18 кодов значение количества бит переписывается в счетчик 15 бит. Это значение получается путем деления полученного кода на константу скорости полученную из процессора 4. Импульс," записанный в счетчик 15 бит из блока 16 анализа остатка, увеличивает содержимое счетчике на "1 ф.В случае появления в байте двух или более битов, удовлетворяющих условию +дат- Н с Ф с Гlг+И возникает неопределенная ситуация. Для этого существует счетчик 17 запрета, в который поступит по шине из блока 16 анализа остатка сигнал о наличии бита, длительность которого удовлетворяет вышеописанному условию. В случае появления двух и более таких бит по выходньи шинампроизводится сброс счетчика 15 бит,а.в процессор 4 и в блок 13 контролязасыпается сигнал о необходимостиперевода блока 13 контроля в режимобычного матричного контроля.Предлагаемое. устройство благодаряновой совокупности элементов и свя-,1 О зей позволяет по сравнению с извест"ным более эффективно производитьприем информации, Предлагаете дополнительные элементы позволяют повыситьдостоверность ешибок на переданный15 бит информации и эа счет этого сократить количество переспросов,а, следовательно, повысить эффективную скорость обмена.Кроме того, предлагаемое устрой"ство применяется в средствах телеобработки при высоком уровне воэдействия помех на обслуживаемые канаМысвязи,