Цифровой умножитель частоты следования импульсов

)0 06 Г 768 л; ТИИЗОБРЕТЕН ИЕТЕЛЬСТВУ ОПИСАН К АВ ГОРСКОМ С 4 СФ ОСУДАРСТВЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(56) 1. Авторское свидетельство СССР Р 760420, кл, Н 03 К 5/01, 1978.2. Авторское свидетельство СССР Р 790099, кл. Н 03 В 19/00, 1978 (прототип).(54)(57) ЦИФРОВОЙ УИНОЖИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ, ИМПУЛЬСОВ., содержащий генератор опорной частоты, делитель частоты, первый, второй и третий счетчики, регистр, дешифратор нуля, схему сравнения, формирователь импульсов и.первый. н второй элементы И, причем выход генератора опорной частоты соединен с входом делителя частоты, прямые разрядные выходы третьего счетчика соответственно соединены с входами дешифратора нуля, выход ко- . торого соединен с первым входом пер вого элемента И., а выход Формирователя импульсов соединен со вторым вхо-. дом первого элемента И, о т л и ч аю щ и й с я тем, что, с целью повы-. шения точности умножения, в негь введены второйформирователь импульсов, второй регистр,второйдешифратор нуля, триггер и элемент ИЛИ, причем входом цифрового умйожителя является вход второго формирователя импульсов,. выход которого соединен с входами начальной установки делителя частоты, :первого и третьего счетчиков, с входами разрешения записи первого и второго регистров и с первым входом элемента ИЛИ, выход целого числа дели" теля частоты соединен со счетным входом первого счетчика,. разрядные выходы которого соответственно соединены с разрядными входами. первого регистра, выходы остатка делителя частоты соответственно соединены с разрядными входами второго регистра, разрядные. выходы первого регистра соответственно соединены с установочными входами второго счетчика, разрядные выходы которогосоответст-, венно соединены с входами второго дешифратора нуля, выход второго дешифратора нуля соединен с вхоцом первого формирователя импульсов, выход первого элемента И соединен со вторым входом элемента ИЛИ, выход которого соединен с вхоцом разрешения записи второго счетчика, со счетным входом третьего счетчика, с.входом синхронизации схемы сравне-. ния и является выходом цифрового умножителя, разрядные выходй второгорегистра соответственно соединеныс 1 К-ым разрядами первой группывходов схемы сравнения, прявые иинверсные раэрядныевыходы третьегосчетчика соответственно соединены сК.. 1-ым разрядами второй группы входов схемы сравнения,выходкоторой сое.динен свходом установки в ноль триггера,вход устаиовкив единицутриггерасоединен с первым входом второгоэлемента И и с выходом генератораопорной частоты, прямой выход триггера соединен с вторым входом второго:,элемента И, выход которого соединен,с счетным входом второго счетчика.Изобретение относится к автоматике и вычислительной технике и может быть использовано, в частности, в устрой" ствах проверки точности преобразова" ния угол - код.Известен умножитель частоты, со 5 держащий входной формирователь импульсов, блок управления, первый и второй делители частоты, схему сравнения, первый, второй и третий счетчики, триггер, элементы И, ИЛИ 1.Недостатком умножителя является отсутствие промежуточного блока памяти кода умножения, в результате чего происходит потеря информации об изменении частоты входного сигна ла.Наиболее близким к предлагаемому является цифровой умножитель частоты следования импульсов, содержащий генератор опорной частоты, делитель 20 частоты, первый, второй и третий счетчики, регистр, дешифратор нуля, схему сравнения, формирователь импульсов и первый и второй элементы И, причем выход генератора опорной 25 частоты соединен с входом делителя частоты, прямые разрядные выходы третьего счетчика соединены с входами дешифратора нуля, выход которого соединен с первым входом первого элемента И, а выход формирователя . импульсов соединен со вторым входом первого элемента И2. 10 Недостатком данного умножителяявляется недостаточно высокая точ-, 35ность преобразования, поскольку коррекция выходных сигналов осуществляется лишь в первых и периодах выходного сигнала И - погрешность измерения входного сигнала), Кроме 4 О того,фЪ связи с неравномерностью коррекции, образуется фазовый сдвиг выходного сигнала относительно входного внутри периода выходного сигнала.Целью изобретения является повышение точности умножения частоты.Поставленная цель достигается тем, что в цифровой умножитель частоты следования импульсов, содержащий генератор опорной частоты, делитель 50 частоты, первый, второй и третий счетчики, регистр, дешифратор нуля, схему сравнения, формирователь импульсов и первый и второй элементы И, причем выход генератора опорной час тоты соединен с входом делителя частоты, прямые разрядные выходы третьего счетчика соединены с входами дешифратора нуля, выход которого соединен с первым входом первого эле мента И,а выход формирователя им-, пульсов соединен со вторым входом первого элемента И, введены второй формировательимпульсов,второй регистр, второй дешифратор нуля, триггер и элемент ИЛИ, причем входом цифрового умножителя является вход второго формирователя импульсов, выход которого соединен с входами начальной установки делителя частоты, первого и третьего счетчиков, с входами разрешения записи первого и второго регистров и с первым входом элемента ИЛИ, выход целого числа делителя частоты соединен со счетным входом первого счетчика, разрядные выходы которого соответственно соединены с разрядными входами первого регистра, выходы остатка делителя частоты соответственно соединены с разрядными входами второго регистра, разрядные выходы первого регистра соединены соответственно с установочными входами второго счетчика, разрядные выходы которого соответственно соединены с входами второго дешифратора нуля, выход второго дешифратора нуля соединен со входом первого формирователя импульсов, выход первого элемента И соединен со вторым входом элемента ИЛИ, выход которого соединен с входом разрешения .записи второго счетчика, со счетным входом третьего счетчика, с входом синхронизации схемы сравнения и является выходом цифрового умножителя, разрядные выходы второго регистра соответственно соединены с 1 К-ым разрядами первой группы входов схемы сравнения, прямые и инверсные разрядные выходы третьего счетчика соответственно соединены с К 1-ым разрядами второй группы входов схемы сравнения, выход которой соединен с входом установки в ноль триггера, вход установки в единицу триггера соединен с первым входом второго элемента И и с выходом генератора опорной частоты, прямой выход триггера соединенсо вторым входом второго элемента И, выход которого соединен со счетным входом второго счетчика.На фиг.1 изображена структурная схема цифрового умножителя частоты следования импульсов, на фиг.2 пример выполнения схемы сравнения.Цифровой умножитель частоты следования импульсов содержит генератор 1 опорной частоты, делитель 2 частоты, первый счетчик 3 (импульсов), первый регистр 4, второй счетчик 5 (импульсов), первый дешифратор б нуля, первый формирователь 7 импульсов, первый элемент И 8, второй дешифратор 9 нуля, третий счетчик 10 импульсов схему 11 сравнения,. второй регистр 11, триггер 13, второй элемент И 14, элемент ИЛИ 15 и второй формирователь 16 импульсов причем выходгенератора 1 опорной частоты соединен с первым входом второго элемента И 14, с входомустановки в единицу триггера 13 и с входом делителя 2 частоты, входомумножителя является вход второго формирователя 16 импульсов, выход которого соединен с входами начальной 5 установки делителя 2 частоты и первого и. третьего счетчиков 3 и 10 импульсов, с входами разрешения записи первого и второго регистров 4,12 и с первым входом элемента ИЛИ 15, выход которого является выходом умножителя.Выход целого числа делителя 2 частоты соединен со счетным входом первого счетчика 3 импульсов, разрядные выходы которого соответственно сое-15 динены с разрядными входами первого регистра 4, разрядные выходы первогорегистра 4 соответственно соединеныс установочными входами второго счетчика 5 импульсов, разрядные выходы которого соответственно соединеныс входами первого дешифратора б нуля, выход первого дешифратора б нуля через первый формирователь 7 импульсовсоединен со вторым входом первого 25элемента И 8, выход которого соединенсо вторым входом элемЕнта ИЛИ 15, вы-. ходы остатка делителя 2 частоты соответственно соединены с разрядными входами второго регистра 12, разрядные выходы которого соответственносоединены с 1 К-ым разрядами первой группы входов схемы 11 сравнения, прямые и инверсные разрядные выходы третьего счетчика 10 импульсов соответственно соединены с К 1-ым раз рядами. второй группы входов схемы 11 сравнения, выход которой соединен с входом установки в ноль триггера 13, прямой выход триггера 13 соединен со вторым входом второго эле мента И 14, выход которого соединен со счетным входом второго счетчика Б импульсов, прямые выходы третьего счетчика 10 импульсов соответственно соединены с входами второго дешифратора 9 нуля, выход которого соединен с первым входом первого элемента И 8, выход элемента ИЛИ 15 соединен с входом разрешения записи второго счетчика 5 импульсов, со счетным входом третьего счетчика 10 импульсов и с входом синхронизации схемы 11 сравнения.Схема 11 сравнения может, например, содержать К элементов И 17 по числу разрядов) имноговходовой эле мент ИЛИ 18,причем первые входы К элементов И объединены и соединеныс входом синхронизации, вторые входы К элементов И являются первой группой входов схемы 11 сравнения, тре тьи входы К элементов И являются инверсными разрядами второй группы входов схемы 11 сравнения, остальные 5 -1) входы 5-го элемента И 9 =2,.К) являются прямыми К 8-ыми разрядами 65 второй группы входов схемы 11 сравне" ния, где 1=КА+2. Выходы К элементов И соединены соответственно, с К входами многовходового элемента ИЛИ, выход которого является выходом схемы 11 сравнения.Умножитель работает следующим об" разом.На входную шину поступает периодический входной сигнал, из которого вторым формирователем 16 импульсов формируются узкие управляющие импульсы, обеспечивающие синхронизацию ра- боты делителя 2 частоты, счетчиков 3 и 10 импульсов, регистров 4 и 12, Сигнал генератора 1 опорной частоты через делитель 2 частоты поступает на вход счетчика 3 импульсов, в котором формируется код, пропорциональный периоду входного сигнала.Этот код записывается в регистр 4 и хранится там в течение периода входного сигнала. В счетчик 5 импульсов записывается код предыдущего периода умножаемой частоты, хранившейся в регистре 4. Для обеспечения надежной работы умножителя предпочтительно применение реверсивного счетчика 5 импульсов и дешифратора 6 нуля. В этом случае код, перепи-. санный из регистра 4,считйвается до нуля при помощи сигналов генератора 1 опорной частоты, поступающих через элемент И 14 на вычитающий вход счетчика 5, дешифратор 6 нуля формирует сигнал разрешения записи и далее процесс повторяется. Так как на счетчик 3 импульсов поступает сигнал с частотой в Й раз меньшей, чем частоты генератора 1 опорной частоты, то на выходе умножителя формируются импульсы, период следования которых в Й раз меньше периода входного сигнала, частота которого подлежит умножению, т.е. коэффициент умножения й умножителя определяется коэффициентом деления делителя 2 частоты.По окончании периода входного сигнала в делителе 2 частоты формируется код, пропорциональный ошибке измерения И периода входного сигнала счетчиком 3 импульсов. Этот код записывается в регистр 12. Входным сигналом счетчик 10 импульсов уста-навливается в исходное состояние, а затем считает выходные импульсы устройства. Формирующийся в счетчике 10 К-разрядный код по параллельным шинам подается на вторую группу входов схемы 11 сравнения, на первую группу входов которого поступает К-разрядный код с регистра 12. На выходе схемы 11 сравнения формируется узкий импульс в момент совпадения К-го разряда регистра 12 и.1-го разряда счетчика 10 импульсов или1613952 бго осуществляется равномерная коррекцияпериодов выходного сигнала за пертв вый и последующие периоды входногоая сигнала. При этом в любой точке5,периода входного сигнала обеспечиваь- ется отклонение реального выходногосигнала устройства от идеальногоо-, преобразования не более, чем на одини- дискрет,сигнала генератора опорнойчастоты,етО Синхронизация выходного и входногосигналов, обеспечивающая исключениеа фазового набега, осуществляется припомощи дешифратора 9 нуля, элементаИ 8 и элемента ИЛИ 15. Дешифратор 9оты 15 нуля выделяет на счетчике 10 импульсов комбинацию М) состояний, запретвет щает прохождение. сигнала с дешифратора б нуля через элементы И 8, ИЛИ 15ри на выход умножителя, При этом умно"2 О житель устанавливается в режим ожидания очередного входного импульса. Очередной М-й импульс через элементИЛИ 15 поступает на выход умножителяи одновременно на счетный вход счетчиты 25 ка 10 импульсов. Счетчик 10 изменяетсвое состояние и дешифратор 9 снимает"Запрет". с элемента И 8, разрешаяпрохождение импульсов с первого Формирователя импульсов через элементИЛИ 15 на выход умножителя.При отсутствии входного сигналасчетчик 10 импульсов сосчитываетМ)импульс и с дешифратора 9 наэлемент И 8 поступает сигнал запретапрохождения импульсов с первогоФормирователя 7 импульсов, Сигнал навыходе умножителя будет отсутствоватьдо поступления входного сигнала.(К)-го и 2-го, или (К)-.го и 3 разрядов и т,д.Этот импульс устанавливает триггер 13 в нулевое состояние, запрещпрохождение импульсовчерез элемейт И 14 на вход счетчика 5 импулсов. По заднему Фронту следующегоимпульса генератора 1 опорной частты триггер 13 устанавливается в едничное состояние, обеспечивая прохождение остальных импульсов на сччик -5 импульсов,Таким образом, коррекция периодвыходного сигнала осуществляется.путем запрета прохождения одногоимпульса генератора 1 опорной частчерез элемент И 14 на счетчик 5 импульсов, т.е. путем увеличейия сооствующего периода выходного сигнална один импульс опорной частоты. Пэтом коррекция осуществляется впериодах выходного сигнала за перивходного сигнала. Причем, если коэФициент умножения М =2 и погрешноизмерения периода входного сигнала,И=:ВО 2 + В 4 2 +В 2 ++Вкоик 2" , где К - целое число, В - знчение 1-го разряда двоичного числато осуществляется коррекция каждог4-го периода, начиная с -го, гдеМ . М1 ВЭ щ(Например,если в делителе 2 частотсформировался код погрешности, равный половине дискрета его выходнойчастоты И 2),что соответствует установке старшего разряда делителя 2частоты, например, в состояние логической единицы Вк =4) то импульсысо схемы 11 сравнения будут поступать 4 Она триггер 13 каждый второй периодвыходного сигнала, начиная с 1-го., Таким образом, за период выходногосигнала будет скорректировано Я 2.периодов выходного сигнала,45При И=1 (ЬО=1) будетскорректиро"ван один период выходного сигналаа номером ЦЬ;при 0=2 - два периода. периода с номерами Ййу ЙМ,ЪЙ И и т.д.,Таким образом, в цифровом умножителе частоты следования импульсов Осуществление коррекции периодов выходного сигнала равномерно эа весь цикл преобразования частоты при одновременном исключении фазового сдвига выходного сигнала относительно входного позволяет существенно повысить точность преобразования. При этом в любой точке периода входного сигнала обеспечивается отклонение реального вйходного сигнала умножителя от идеального преобразования не более, чем на один дискретсигнала генератора 1 опорной частоты.1013952 С 8 Фиск Составитель В. Гусеведактор,Н. Егорова Техред К.Иыцьо. КорректорС. Шекма илиал ППП "Патецт", г. Ужгород, ул. Проект 4 аз 3006/58 ВНИИПИ Государств по делам изобре 113035, Москва,ног ний 35,304 Подписнокомитета СССРи открытийРаущская наб., д. 4/5