Устройство для управления операцией записи

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ н 10 ОЗд 91(61) Дополнительное к авт. свид-ву(22) Заявлено 201081 (21) 3348039/18-24с присоединением заявки М 9(23) Приоритет 1 И 1 М. Кл.з606 Р 13/06 806 Г 9/36 Государственный комитет СССР по делай изобретений и открытийДата опубликования описания 070383(72 Авторизобретения В.Ф. Мелехин С Ленинградский ордена Ленина политехническийинститутим. М.И. Калинина(54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОПЕРАЦИЕЙ ЗАПИСИ 1 О 15 20 30 Изобретение относится "к вычислительной технике.Известно устройство, содержащее регистр адреса, коммутаторы, модификатор адреса, узлы управления модулем памяти, блоки памяти, блок управления, буферные регистры считывания и записи сдвигатели, регистр маски, регистр данных, формирователи мас-. ки записи и маски считывания, блок управления выделением полей памяти, выполненный на элементах И, НЕ и сумматоре. В этом устройстве информационные разряды слова могут записываться в любые заданные разряды модулей памяти слева или справа от кодированного значения границы 1.Однако данное устройство содержит значительное оборудование и его рационально использовать в высокопроизводительных вычислительных машинах 1,ЭВМ).Для управления промышленными устанЬвками и технологическими процессами все больше применяются мини и микро ЭВМ, обеспечивая реализацию достаточно сложных алгоритмов управления, Исполнительные элементы в системах управления часто имеют релейный характер и выполняют операции,включения, выключения и переключения различных цепей и устройств, Соответствующие сигналы управления выводятся из ЭВМ группами ( словами), Выводимое слово представляет собой вектор двоичных переменных, значения составляющих которого определяются в общем случае в произвольном порядке в результате вычислений, выполняемых в ЭВМ по определенным программам. Для формирования выводимого вектора требуется операция записи двоичной переменной в любой разряд ячейки памяти. Часто выводимый вектор формируется по результатам реализации многоместных логических функций.Наиболее близким к изобретению по технической. сущности является устройство, содержащее блоки памяти, регистр числа, регистр команд, счетчик команд, мультиплексор адреса и блок микропрограммного управления, Для записи двоичной переменной в заданный разряд ячейки памяти в нем используется программный способ с применением команд сдвига, диэъюнк. ции, конъюнкции и инверсии 1 2),Недостатками устройства, реализующего известный способ, являютсясравнительно большая сложность программ и низкая производительность выполнения таких операций,Целью изобретения является повышение производительности.Поставленная цель достигается тем, что в устройство, содержащее блоки памяти; регистр числа,- регистр команд, счетчик команд, мультиплексор адреса и блок мик" 1 О ропрограммного управления, причем информационные выходы блоков памяти соединены соответственно с информационными входами регистра числа, регистра команд, счетчика команд и с выходом устройства, информационные входы блоков памяти соединены с вы" ходом регистра числа, адресные входы соединены с выходом мультиплексора адреса, первые управляющие входы блоков памяти соединены с выходом бло ка микропрограммного управдения, вход которого соединен с первым выходом регистра команд, первый информационный вход мультиплексора адреса соединен с выходом счетчика команд, второй и третий информационные входы соединены соответственно с вторым и с третьим выходами регистра команд, управляющие входы мультиплексора ад; реса, регистра числа, регистра команд и счетчика команд соединены с выходом блока микропрограммного уп" равления, введены дешифратор и элеиенты ИЛИ по числу блоков памяти, причем четвертый информационный 35 вход мультиплексора адреса соединен с четвертым выходом регистра команд, пятый информационный вход мультиплексора адреса является входом устройства, информационный вход дешифратора соединен с третьим выходом ре" гистра команд, управляющий вход - с выходом блока микропрограммногоуправления, выходы дешифратора соединены соответственно с первыми вхо" дами элементов ИЛИ, вторые входы которых соединены с выходом блока микропрограммного управления, выходы соединены соответственно с вторыми управляющими входами блоков памяти.На фиг. 1 представлена структурная схема устройства, на фиг, 2времени .я диаграмма работы.Устройство содержит оперативную память 1, содержащую блоки 2 памя- ти, регистр 3 числа, регистр 4 команд, счетчик 5 команд,мультицлек" сор .6 адреса, блок 7 микропрограммного управления, информационные выходы 8 блоков памяти, информационные входы регистра числа 9), регистра ко манд10) и счетчика команд (11, выход 12 устройства, информационные 13, адресные 14, первые 15 и вторые 16 управляющие входы блоков памяти, выход 17 и вход 18 блока 7 микро- Я программного управления, выходы 19-22регистра команд, информационные вхо;ды 23-27 мультиплексора адреса, управляюцие входы 28-31 регистра числа, счетчика команд, регистра команди мультиплексора адреса, дешифратор32 с информационным 33 иуправляющим 34 входами, элементы ИЛИ 35 спервым 36 и вторым 37 входами, узел38 памяти микропрограмм с адресным39 и управляющим 40 входами, регистр41 адреса микрокоманд с первым 18,вторым 42 информационными и управля"ющим 43 входами, регистр 44 микрокоманд с информационным 45 и управляющим 46 входами, первым 47 и вто-.рым 48 выходами, группа 49 элементов И с информационным 50 и управляющим 51 входами, первым 52 и вторым 17 выходами, генератор 53 тактовых импульсов,1Блок 2 памяти является одноразрядным, он имеет в-разрядный адресный вход 14 и содержит 2 и запоминающих элементов, дешифратор адреса и схемы управления. В качестве блока 2 могут использоваться, например, большие интегральные схемы. На первый управляющий вход 15 подается сигнал разрешения обращения к блоку 2 памяти, инициирующий работу внут-. , ренних схем управления блока 2. Этот сигнал подается как в режиме "Чтение", так и в режиме "Запись". На управляющий вход 16 подается сигнал разрешения записи. Этот сигнал пода.ется только в режиме "Запись". Для записи двоичной переменной только в один .требуемый разряд ячейки блока памяти используется возмож- ность независимого формирования сиг. налов разрешения записи в каждом разряде. При выполнении команд, связанных с записью кодов в блок 1 памяти, сигнал разрешения подается одновременно на нее блоки 2 памяти из блока 7 микропрограммного управления через входы 37 элементов ИЛИ 35, Регистры 3 числа и 4 команд работают в режиме хранения при нулевых сигналах на управляюцих входах 28 и 29, а в режиме записи кодов, поступающих на их информационные входы 9 и 10, при единичных значениях.Счетчик 5 команд может работать в трех режимах в зависимости от сигнала на управляющем входе 29: хранение, запись кода, подаваемого на вход 11, модификация кода в счетчике прибавлением единицы.Мультиплексор 6 адреса имеет выход соответственно числу разрядов на адресных входах 14 блоков 2 памя ти и четыре входных канала. Первому В, второму В и третьему В каналаМ соответствуют входы 23, 24 и 25,Ь 1 А=В, =С дав С ОчЧОп:1: =И(Д) РЪ): =ЧЬ:41. 50 Формирование адреса ячейки блока1 памяти с требуемой константой с.использованием 4-го канала мультиплексора б адреса, считывание кон-,станты и запись ее в регистр 3 числа ы А=в;- -Ч; нд)и:=Рз 11Ч,211 И(А)С 1, :=Над)Ы ЗФЧ 11 ДИР формирование адреса ячейки в блоке 1 памяти, в которую необходимо 65 а четвер ому В 4, группа входов 26 и 27.Мультиплексор б адреса в зависимости от кода на управляющем входе 31 переключает на выход код соответствующего канала.5Дешифратор 32 при наличии сигнала 1 на управляющем входе преобразует двоичный код в соответствующий уни.,;1 тарный код на выходе.Команда считывается иэ блока 1 памяти по адресу йз счетчика 5 команд, подаваемому на адресный вход 14 блока 1 памяти через первый каналвход 23 мультиплексора б адреса, и записывается в регистр 4 ко манд.Двухоперандные команды имеют следующий Формат, которому соответствуют группы выходов регистра 4 команд: код операции 19, адрес 1-го операн- р да 20, адрес 2-го операнда 21 и 22. Адрес 2-го операнда используется и как адрес результата.Команда записи двоичной переменной в любой разряд ячейки блока 1 у 5 памяти имеет следующий формат: как операции 19, адрес ячейки ОЗУ 20, код номера разряда 21, код адреса ячейки выделенного сегмента блока 1 памяти, хранящей требуемую констан- ЗО ту 22.В двух ячейках выделенного сегмента блока 1 памяти должны быть записаны две константы: первая с нулевы-. ми значениями разрядов, вторая - с единичным значениями.Первая константа используется для записи нуля в любой разряд ячейки блока 1 памяти, а вторая константа - для записи единицы.Работа устройства при выполнении команды записи двоичной переменной в любой разряд ячейки оперативного , запоминакщего устройства может быть представлена следующей микропрограммой.45Начало: произвести запись двоичной переменнойнуля, либо единицы), запись в разряд, соответствующий коду в регистре 4 команд, кода из регистра 3 числа и содержимое остальных разрядов ячейки блока 1 памяти остается неизменным.Необходимые последовательности управляющих сигналов Формирует блок 7 микропрограммного управления, Рассмотрим алгоритмы работы входящих в него узлов.Узел 38 памяти микропрограмм работает в режимах хранения и чтения информации. При 1 на входе 40 осуществляется чтение содержимого ячейки по адресу, код которого поступает ,на вход 39.1Регистр 41 адреса микрокомаид (РАМК ) работает в режимах хранения и записи по одному из 2-х входов 18 и 42При М 4301 сРАИКЪ: = Хд При у 43 = 10 (РАИКЪ: = Х 4 Регистр 44 микрокоманд работает в режимах хранеиия и записиНа структурном уровне представления устройства его работа рассматривается в дискретном времени, за дискрет принят цикл обращения к блоку 1 памяти. В зависимости от типов больших интегральных схем, соответствующих блокам 2, этот цикл может быть различным и ему соответствует различная временная диаграмма сигналов на информационном 13, адресном 14 и управляющих 15 и 16 входах, а также на выходе 8. Для реализации требуемой временной диаграммы цикл делится на такты с помощью тактовых импульсов, вырабатываемых генератором тактовых импульсов 53. Управляюцие сигналы синхронизируются соответствующими тактоыми и.пульсами в элементах И группы 49.Возможная временная диагоамма работы устройства содержит три цикла: цикл считывания команды и два цикла ее выполненияВ формате микрокоманды имеются два поля для адреса следующей микрокоманды и для кода управляющих сигналов. На.фиг. 1 им соответствуют выходы 47 и 48 регистра 44 микрокоманд.Код Управляющнх сигналов на выходе 48 имеет несколько полей для различных управляющих сигналов.Блок 7 микропрограммного управления при считывании и выполнении команды, в соответствии с выбранной временной диаграммой, работает следующим образом.В 1-ом такте на управляющий вход 40 узла 38 хранения микропрограмм поступает сигнал 1 и производится считывание микрокоманды по адресу, ,поступающему из регистра 41 адреса511520 микрокоманд. В начале 2-го такта считанный код записывается в регистр 44 микрокоманд. На выход 31 при этом поступает сигнал 00, в результате чего мультиплексором б формируется адрес, поступающий из счетчика Ъ команд. В 3-ем такте формируется сигнал 1, на входе 15 обеспечивающий считывание команды из блока 1 памяти, в 4-ом такте считанная команда записывается в регистр 4 команд, содержимое счетчика 5 команд увеличивается на единицу, а в регистр 41 адреса микрокоманд записывается код операции считанной команды, поступающий с выхода 19. В 1-ом такте 2-го цикла считывается первая микро- команда приведенной выше микропрограммы и в начале 2-го такта записывается в регистр 44 микрокоманд. Формируется сигнал 11 на входе 31В 3-ем такте осуществляется считывание константы иэ блока 1 памяти, в четвертом такте она записывается в регистр 3 числа, а врегистр 41 адреса микрокоманд записывается адрес 25 следующей микрокоманды, поданный на вход 42В 1-ом такте 3-го цикла считывается 2-я микрокоманда из узла 38 памяти микропрограмм и в начале 2-го такта записывается в регистр 44 микрокоманд. Формируется сигнал 01 на входе 31, при этом мультиплексор 6 подключает к выходу 2-ой канал 1 вход 241.В 3-ем такте формируется сигнал разрешения обращения к блоку 1 памяти, В 4-ом такте формируется управляющий сигнал 1 на входе 34 дешифратора 32 и на выходе дешифратора 32 формируется выходной сигнал.Соответственно на входе 16 одного из блоков памяти формируется сигнал разрешения записи и осуществляется запись в ячейку, адрес которой поступает с выхода 20, Записывается О, если во 2-ом цикле была считана пер" 45 вая константа, или 1, если была считана вторая константа.В остальных блоках 2 памяти сигнал на входах 16 равен 0 и запись не производится. В 4-ом такте осущест вляется также запись адреса следующей мик.эокоманды по входу 42 в регистр 41 адреса микрокоманд. Это должен быть адрес микрокоманды считывания очередной команды из блока 1 55 памятиВыполнение такой микрокоман- ды было рассмотрено в 1"ом цикле работы устройства.Возможны и другие подходы к организации блока 7 микропрограммного управления, например, в виде автомата с жесткой логической на интегральных схемах либо на программируемых логических матрицах.Формула изобретенияУстройство для управления операцией записи, содержащее блоки памя-.ти, регистр числа, регистр команд,счетчик команд, мультиплексор адреса и блок микропрограммного управления, причем информационные выходыблоков памяти соединены соотвЕтственно с информационными входами регистра числа, регистра команд, счетчикакоманд и с выходом устройства, информационные входы блоков памяти соединены с выходом регистра числа, адресные входы соединены.с выходом мультиплексора адреса, первые управляющиевходы блоков памяти соединены с выходом блока. микропрограммного управления, вход которого соединен с первым выходом регистра команд, первыйинформационный вход мультиплексораадреса соединен с выходом счетчикакоманд, второй и третий информационные входы соединены соответственнос вторым и с третьим выходами регистра команд, управляющие входы мультиплексора адреса, регистра числа,регистра команд и счетчика командсоединены с выходом блока микропрограммного управления, о т л и ч аю щ е е с я тем, что, с целью повышения производительности, в неговведены дешифратор и элементы ИЛИ почислу блоков памяти, причем четвертый информационный вход мультиплексора адреса соединен с четвертымвыходом регистра команд, пятый информационный вход мультиплексора адресаявляется входом устройства, информационный вход дешифратора соединен стретьим выходом регистра команд,управляющий вход - с выходом блокамикропрограммного управления, выходыдешифратора соединены соответственно с первыми входами элементов ИЛИ,вторые входы которых соединены свыходом блока микропрограммного управления, выходы соединены соответственно с вторыми управляющими входами блоков памяти.Источники информации,принятые во внимание при экспертизе1. Патент США РВ 781812,хл. 606 Г 7/00, 1973.2. Таненбаум Э. Многоуровневаяорганизация ЭВМ. "Мир", 1979, У 7,с, 256-265 (прототип).1003091 Составитель. А. ЖереновТехред А.Бабинец Корректор кшан Редактор Заказ 1568/33 Филиал ППП "Патент", г. Ужгород, ул. Проектная Тираж 704 ВНИИПИ Государственн по делам иэобретен 113035, Москва, ЖПодписноего комитета СССРй и открытийРауюская наб., д. 4