Устройство для контроля цифровых узлов

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик рц 10 О 3090(22) Заявлено 140781 (21) 3316787/18-24с присоединением заявки Но(23) ПриоритетОпубликовано 070383. Бюллетень Мо 9Дата опубликования описания 070383 РМ К з 606 Г 11/16 Государственный ксмитет СССР по делам изобретений и открытий(54) УСТРОИСТВО,ЦЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ Изобретение относится к контрольно-измерительной технике и может Ф быть использовано для контроля цифровых блоков вычислительной техники.Известно устройство для тестового контроля цифровых узлов, содержащее блоки распознавания входов и выходов, схемы сравнения, блок управления, регистр теста, блок записи и блок памяти 1.Недостатком этого устройства явля-ется низкая достоверность контроля, вызванная недостаточной помехозащищенностью линии связи цифровой узел- устройство контроля из-за того, что 15 контролируемые цифровые узлы имеют разные входные сопротивления, поэто- му устройство, согласованное с од-. ним контролируемым цифровым узлом, оказывается рассогласованным с другим, что приводит к появлению помех из-за наличия отраженных от концов линии связи сигналов.Наиболее близким к изобретению техническим решением является устройство для контроля цифровых узлов, содержащее блок ввода, соединенный своим первым выходом с первыми входами блока памяти и регистра настройки, вторым выходом - первым входом блока управления, входом - с первым . выходом блока управления, второй выход которого подключен к второму входу регистра настройки, третийк второму входу блока памяти,второй вход - к выходу блока сравнения, соединенного первыми входами с выходами проверяемого узла, вторым входом - с выходом блока памяти и первым входом коммутатора, второй вход которого подключен к выход регистра настройки 2.Недостатком этого устройства также является низкая достоверность контроля вследствие недостаточной помехоэащищенности.Целью изобретения является увеличение функциональных возможностей за счет обеспечения возможности согласования выводов проверяемого узла.Поставленная цель достигается тем, что в устройство для контроля цифровых узлов, содержащее блок ввода, блок памяти, блок сравнения, регистр настройки, коммутатор, блок управления, причем первая группа зыходов блока ввода соединена с груп". той информационных входов регистра астройки, с группой информационных1003090 входов блока памяти, группа управляющих входов которого соединена с первой группой выходов блока управления, группа входов которого соединена с второй группой выходов блока ввода, вход которого соединен с выходом блока управления, вход которого соединен с выходом блока сравнения, первая группа входов которого соединена с выводами проверяемого узла, вторая группа входов блока срав 1 О нения соединена с выходами блока памяти и информационными входами кожутатора, управляющие входы которого соединены с выходами регистра настройки, управляющий вход которого сое динен с первым выходом второй группы выходов блока управления, введен блок согласующих резисторов, первый и второй блоки регистров, каждый иэ которых содержит и регистров где 2 О и - число выводов проверяемого узла), причем .выходы коммутатора соединены с информационными входами блока согласующих резисторов, первая группа управляющих входов которого соедине иа с выходами первого блока регистров, группа информационных входов которого соединена с второй группой выходов блока ввода, с группой инФормационных входов второго блока регистров, выходы которого соединены с второй группой управляющих входов блока согласующих резисторов, выходы которого соединены с выводами проверяемого узла, управляющий вход вто-З 5 рого блока регистров соединен с вторым выходом второй группы выходов блока управления, управляющий вход второго блока регистров соединен с третьим выходом второй группы выходов блока управления.4 О с входами резисторов, вход первогорезистора соединен с информационнымвходом узла, с первым выходом( в+1),-го переключателя, второй выход которого соединен с выходомв-го переключателя, с выходомщ+2)-го переключателя, информацион-ный вход которого соединен с информационным входом (в+3)-го переключателя, выходы щ+3) -го переключателясоединены соответственно с первойи второй шинами электропитания узла,управляющие входы (в+1)-го ив+2)-гопереключателей соединены с выходамиа+1)-го усилителя, управляющийвход в+3)-го переключателя соединен с выходом (,в+2) -го усилителявходы (в+1 )-го и (а+2)-го усилителейявляются соответственно первым и вторым входами второй группы управляющих входов узла,Кроме того, блок управления содержит генератор импульсов, элемент И,триггер, узел постоянной памяти,причем выход генератора импульсовсоединен с первым входом элемента И,второй вход которого соединен с выходом триггера, нулевой вход которогоявляется вторым входом блока,единичный вход триггера соединенс выходом переключателя, входкоторого соединен с шиной нулевого потенциала блока, выход элемента И является выходом блока, перваягруппа выходов которого соединена спервой группой выходов узла постоянной памяти, вторая группа выходовкоторого соединена с второй группойвыходов блока, группа входов которого соединена с группой входов блока,постоянной памяти. Причем блок согласующих резисторов содержит и узлов согласующих резисторов, информационные входы блока согласующих резисторов соединены 45 соответственно с информационными входами узлов согласующих резисторов, первая и вторая группа управляющих входов которых соединены соответственно с первой и второй группой управляющих входов блока согласующих резисторов.Кроме того, узел согласующих ре- зисторов содержит щ резисторов, соединенных йоследовательногде щ - число управляющих входов первой группы управляющих входов узла), (а+3 ) переключателей а+2 ) усилителей, причем первая группа управляющих входов узла соединенасоответственно с входами щ усилителей, выходы которых Ю соединены соответственно с управляющими входами щ переключателей, выходы которых соединены с выходами резисторов, информационные входы переключателей соединены соответственно 65 На фиг. 1 приведена блок-схема устройства, на фиг. 2 - схема узла согласующих резисторов", на фиг. 3 схема блока управления; на фиг. 4 временная диаграмма блока управления.Устройство для контроля цифрового узла 1 содержит блок 2 ввода, блок 3 памяти, регистр 4 настройки, коммутатор 5 входов и выходов, блок б сравнения, блок 7 управления, блоки 8 согласующих резисторов, первые 9 и вторые 10 блоки регистров.Узел согласующих резисторов содержит последовательно соединенные резисторы 11, коммутаторы в виде реле, обмотки реле 12 с контактными группами 13, обмотку реле 14 с контактными группами 15, обмотку реле 1 б с контактной группой 17, усилители 18-20.Регистры 9 содержат по числу градаций согласующего сопротивления блока 3 триггеры 21.Регистры 10 содержат два триггера 22. Блок 2 ввода предназначен дляввода, например с перфоленты или сштеккерного наборного поля, тестовойинформации, информации о принадлежности выводов к входным и выходнымконтактам, управляющей информации,информации о номиналах согласующихрезисторов 11, информации о подключении согласующих резисторов 11последовательно между выходами коммутатора 5 и входами проверяемогоузла 1 или параллельно входам проверяемого цифрового узла 1, привязкасогласующих резисторов 12 к плюсуисточника или к корпусу и т.д.),Блок 3 памяти содержит кнопку 231 Пуск", триггер 24, элемент И 25, 15генератор 26, узел 27 постоянной памяти.Регистр 4 настройки, разрядностькоторого равна числу выводов прове, ряемого узла 1, служит для управления коммутатором 5.Коммутатор 5 осуществляют передачу сигналов через блок 8 согласующих резисторов на входы проверяемого.циФрового узла 1, 25Блок 6 сравнения предназначен длясравния кодов эталонов с сигналамина внешних контактах проверяемогоузла 1.Блок 7 управления синхронизируетработу всех блоков устройства, т.е,управляет записью тестовой информации из блока 2 ввода в блок 3 памяти, информации о входных и выходныхвыводах из блока 2 н регистр настройки 4, информации о номиналах согласующих резисторов 11 иэ блока 2 впервые блоки регистров 9, информациио подключении согласующих резисторовиз блока 2 во вторые блоки регистров 10. 40Блок 8 согласуюцих резисторовосущестнляет согласование выходовустройства контроля с входами проверяемого узла 1 путем включения резисторов определенного номинала между 45ними. Первый блок регистров 9 хранит информацию для управления работой реле 12 блока 8, которые осуществляют программируемый набор номиналов согласующих резисторов 11, в соответствии с кодом, записанным в блоке регистров 9.Второй блок регистров 10 управляет работой реле 14 и 16 блока 8, которые определяют способ подключения согласующих резисторов, в соответстнии с кодом, зафиксированным на его регистрах.е Усилители 18-20 возбуждают обмот ки реле 12, 14 и 16.Контроль проверяемого цифрового узла 1 осуществляется с помощью последовательности элементарных тестов, разрядность каждого из которых 65 равна числу выводов проверяемого узла. Каждый элементарный тест включает в себя стимулы и эталоны. Стимулы - совокупность сигналов, одновременно подаваемых на входы узла, эталоны - совокупность сигналов, которые должны появиться на выходах исправного цифрового узла при подаче на его входы стимулов.Работа устройства происходит следующим образом.По нажатию кнопки 23 "Пуск" ( фиг. 3) в блоке управления 7 триггер 24 устанавливается н единичное состояние, открывая элемент И 25 для прохождения тактовых сигналов с генератора 26 на запуск блока 2 ввода ( фиг. 4 а-г); Тактовые импульсы, поступая в блок 2 на счетчик команд, вырабатывают в параллельном коде последовательность адресон команд, расположенных в узле 27 постоянной памяти, с выходов которого командная информация следует в блоки 3, 4, 9 и 10 фиг, 3).По первому такту генератора из узла постоянной памяти выводится команда НАЧАЛО фиг. 4 а) в параллельном коде, которая дешифрируется в блоках,.4, 9 и 10 и устанавливает их в исходные состояния.По следующим тактам из блока 2 выводится информация на общую магистраль, к которой подключены своими входами блоки 3, 4, 9 и 10.По второму такту генератора из узла постоянной памяти (блок 7) выводится код команды ВВОД 1,которая дешифрируется и вводит в регистр настройки 4 информацию о принадлежности выводов проверяемого узла 1 к входам или выходам 1 фиг, 4 е ).Третий такт генератора 26 выводит команду ВВОД 2, которая дешифрируется н блоке 9 и устанавливает в первых регистрах информацию о номиналах согласующих резисторов 11. По четвертому такту генератора выводится команда ВВОД 3, дешифрируемая в блоке 10 и Фиксирующая в его регистрах информацию о типе подключения резисторов 11 последовательно или параллельно, к корпусу или к плюсу источника).Начиная с пятого такта, узелпостоянной памяти выдает команду ЗАПИСЬ, которая повторяется столько раэ, сколько элементарных тестов содержит контролирующая программа ( фиг, 4 к). Команда ЗАПИСЬ выделяется блоком 3 и фиксирует в своей памяти тест за тестом весь массив программы контроляПосле окончания серии команд ЗАПИСЬ из узла постоянной памяти (блок 7 ) выдаются последовательно одна за другой по тактам. генераторат Я.ОТ "1 "Ю РЮ"+.В+" т "нтск, - общее согласующее сопротивление канала блока 8при замкнутой контактнойгруппе 13;(информация насоответствующем 0-триггеререгистра 9 равна нулю), 65 с где йсот 27 команды ПРОВЕРКА, дешифрируемыеблоком 3. По этим командам элементарные тесты по одному из блока 3памяти через коммутатор 5 и блоксогласования 8 подаются на входыпроверяемого узла 1. Эти же тестыпоступают на первые входы блока сравнения б, на вторые входы которогопоступает информация с контролируемого изделия 1. В случае несравненияэтих информаций блок б вырабатываетсигнал, который, поступая на триггер 24 блока 7, блокирует элементИ 25 для прохождения тактовых импульсов с генератора 26 и этим фиксирует номер теста, на котором проиэошел отказ. Если несравнения не происходит, следует выполнение очередной команды ПРОВЕРКА, т.е. реализация текущего элементарного теста(Фиг. 4), 20После выполнения всех командПРОВЕРКА узел постоянной памяти выдает команду КОНЕЦ, которая выделяется в блоке 3 и осуществляет останов, 25Работа блока 8 согласующих регистрон поясняет схему узла согласующихрезисторов ( фиг. 2), где показанодин канал. Обцее число каналов соот-.ветствует числу внешних выводов проверяемого узла. Каждый канал содержит в последовательно включенных ре-,зисторов 11. Номинал каждого последующего резистора в два раза вышепредыдущего, так если В - 1 Ом,хто В 1: 2 Ом, й, ". 4 Ом,ф - 2 МОмтВыбор числа определяется точностьюустановки номиналов согласующих сопротивлений в требуемом диапазоне ихизменения.Каждый иэ резисторон 11 запараллелен с нормально замкнутой контактной группой 13 реле 12, при этомсопротивление резистора равно нулю.Если контактная группа какого-нибудь 45реле 12 разомкнута, то сопротивлениесоответствующего резистора 11 полностью входит в общее согласующеесопротивление данного канала блока 8.Номиналы согласующих резисторов 5011 записаны н двоичном коде на регистрах д, построенных на 0-триггерах 18, В результате, в зависимостиот кода, общее согласующее сопротивление канала равно 55 и при разомкнутой контактной группе 13 (информацияна соответствующем 0-триггере регистра 9 равнаединице) .Реле 14 и 16 определяют подключение согласующих резисторов 11.,управление этими реле осуществляют О-триггеры регистра 10 через усилители 19 и 20. В случае, когда реле 14 возбуждено информация на первом 0-триггере 22 равна единице), согласующее сопротивление включено последовательно между блоком 5 и проверяемым уз-. лом 1. В случае, когда реле 14 не нозбуждено, согласующее сопротивле- ние подключается параллельно выводам проверяемого узла 1, Реле 16 через контактную группу 17 подключает согласующее сопротивление к плюсу или минусу шины питания.Резисторы 11, являющиеся согласующими сопротивлениями между выхода к ми устройстваконтроля и входами проверяемого узла, могут выполнять роль нагрузочных сопротивлений, если они установлены на выходах проверяемого узла. Это обстоятельство позволяет совместить операции согласования и установки нагрузок на одной и той же аппаратуре.Таким образом, введение блока 8; блоков регистров 9 и 10 позволяет включать последовательно между выходом устройства контроля и входом проверяемого цифрового узла 1 или параллельно выводам этого узла относительно плюса и минуса питания резисторы 11 заданного номинала, что обеспечивает уменьшение помех при контроле и повышает его достоверность.Формула изобретения1, Устройство для контроля цифровых узлов, содержащее блок ввода, блок памяти, блок сравнения, регистр настройки, коммутатор, блок управления, причем первая группа выходов блока ввода соединена с группой информационных входов регистра настройки, с группой информационных входов блока памяти, группа управляющих входон которого соединена с первой группой выходов блока управления, группа входов которого соединена с второй группой выходов блка ввода, вход которого соединен с выходом блока управления, вход которого соединен с ныходом блока сравнения, первая груп.а входов которого соединена с выводами проверяемого узла, вторая группа входов блока сраннения соединена с выходами блока памяти и с информационными входами коммутатора, управляющие входы которого50 соединены с выходами регистра настройки, управляющий вход которого соединен с первым выходом второй группы выходов блока управления, о т -л и ч а ю щ е е с я тем, что, сцелью увеличения функциональных воэможностей эа счет обеспечения воэможности согласования выводов проверяемого узла, в устройство введен блоксогласующих резисторов, первый ивторой блоки регистров, каждый из 10которых содержит и, регистров (гдеи - число выводов проверяемого узла), причем выходы коммутатора соединены с информационными входамиблока согласующих резисторов, первая 15группа управляющих входов которогосоединена с выходами первого блокарегистров, группа информационныхвходов которого соединена с второйгруппой выходов блока ввода, с группой информационных входов второгоблока регистров, выходы которогосоединенй с второй группой управляющих входов блока согласующих резисторов, выходы которого соединены свыводами проверяемого узла, управляющий вход второго блока регистровсоединен с вторым выходом второйгруппы вЫходов блока управления, управляющий вход второго блока.регистров соединен с третьим выходом второй группы выходов блока управления,2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок согласующих резисторов содержит иузлов согласующих резисторов, информационные входы блока согласующих резисторов соединены соответственнос информационными входами узлов согласующих резисторов, первая и вторая 40группы управляющих входов которыхсоединены соответственно с первойи второй группой управляющих входовблока согласующих резисторов3. Устройство по пп. 1 и 2, о т 45л и ч а ю щ е е с я тем, что узелсогласующих резисторов содержит ерезисторов, соединенных последовательно (где щ - число управляющихвходов первой группы управляющихвходов узла), ( в+3) переключателей,(щ+2) усилителей, причем первая группа управляющих входов узла соединена соответственно с входами щ уси: ителей, выходы которых соединены соответственно с управляющими входамив переключателей, выходы которых соединены с выходами резисторов, информационные входы переключателей соединены соответственно с входами резисторов, вход первого резисторасоединен с информационным входом узла, с первым выходом (а+1) -го переключателя, второй выход которогосоединен с выходом а-го переключателя, с выходом (а+2)-го переключателя, информационный вход которогосоединен с информационным входом(в+3)-го переключателя соединены соответственно с первой и второй шинами электропитания узла, управляющиевходы ( в+1)-го и ( в+2)-го переключателей соединены с выходами (а+1)-гоусилителя, управляющий вход (в+3)-гопереключателя соединен с выходом(а+2)-го усилител входы (в+1)-гои (в+2)-го усилителей являются соответственно первым и вторым входамивторой группы управляющих входовузла.4. Устройство по п. 1, о т .л ич а ю щ е е с я тем, что блок управления содержит генератор импульсовэлемент Й, триггер, узел постОянной памяти, причем выход генератора импульсовсоединен с первым входом элемента И,второй вход которого соединен с выходом триггера, нулевой вход которого является вторым входом блока,единичный вход триггера соединен свыходом переключателя, вход которогосоединен с шиной нулевого потенциалаблока, выход элемента И является выходом блока, первая группа выходовкоторого соединена с первой группойвыходов узла постоянной памяти, втораягруппа выходов которого соединена с"второй группой выходов блока, группавходов которого соединена с группойвходов блока постоянной памятиИсточники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 598082, кл. С 06 Т 11/04, 1975,2. Авторское свидетельство СССРР 498619, кл. С 06 Г 11/00, 1974.7 аввэфгЙаюСоставитель Н. Торопова Редактор Н., Джуган Техред А.Бабинец Корректор Л. Бокшан Закаэ 1568/33 Тираж 704 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раунская наб., д. 4/5Филиал ППП фПатент", г. Ужгород, ул. Проектная, 4