Логическое запоминающее устройство

О П И С А Н И Е1974413ИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистическихРеспублик Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУпо делам изобретений и аткрытий(53) УДК 681. .327 (088.8) Дата опубликования описания 15.11.82 1лий ордена Ленина электротехничес им, В. И. Ульянова (Ленина)) ЛОГИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТ з И обретение относится к запоминак- шим устройствам.Известно логическое запоминающее устройство, содержащее дешифратор адреса, блок памяти, соединенный информационными входами с выходами управляю- .щих логических схем, регистр адреса, регистр сттова, управляющие шины 1 .Недостатком этого устройства является невозможность выполнения операций10 кодирования-декодирования информации.Наиболее близким к предлагаемому изоорвтению является логическое запоминающее устройство, содержащее регистр адреса, соединенный с дешифратором ад 15 реса, выходы которого подключены к блоку памяти, вторые входы блока памяти подключены к выходам управляющих алогических схем, каждая управляющая логическая схема подключена к выходу соответствующего первого элемента ИЛИ, выходы каждого элемента ИЛИ подключены к соответствующим трем выходам логической схемы преобразования содержимого регистра слова, вклточаюшей элемент Ипрямой записи, элементы И левого сдвига на один разряд, элементыИ правого сдвига на один разряд, регистрслова, входы которого соединены с выходами соответствующих разрядов блокапамяти, выходы регистра слова подключены к входам логической схемы анализасодержимого регистра слова, включающейэлементы И анализа содержимого регистра на О, элемент И анализа содержимого старшего разряда регистра слована О, выходы логической схемы анализарегистра слова подключены к второмуэлементу ИЛИ, выход которого подключен к входу триггера, управляющие шины,Это логическое запоминающее устройствоможет выполнять операции кодированиядекодирования информации в циклическомкоде с исправлением одной ошибки, логические операции 2 3 ,Недостатком известного устройстваявляется низкое быстродействие привыполнении операции декодирования ин97441 3формации в циклическом коде с исправлением 8 -ошибок.Цель изобретения - повышение быстродействия при выполнении операциидекодирования информации в циклическомкоде с исправлением ошибок.Поставленная цель достигается тем,что в логическое запоминающее устройство, содержащее последовательносоединенные регистр адреса, дешифратор 10адреса и накопитель, группу логическихблоков, группу элементов ИЛИ, преобразователь кодов, первый регистр, логический блок, элемент ИЛИ и триггер, причем выходы накопителя подключены к 15входам первого регистра, выходы которого соединены с входами преобразователя кодов и логического блока, выходыкоторого подключены к одним из входовэлемента ИЛИ, выход. которого соединен 20с входом триггера, одни из входов элемента ИЛИ группы подключены к выходампреобразователя кодов, а выходы соеди, нены с входами логических блоков группы, выходы которых соединены с однимииз входов накопителя, управляющие входы логических блоков, накопителя и преобразователя кодов являются одними изуправлшоших входов устройства, введеныгруппы элементов И, второй регистр ипро"раммируемая логическая матрица,входы которой подключены к выходампервого регистра, одни из выходов соединены с первыми входами элементов Ипервой группы, другие выходы програм 35мируемой логической матрицы подключены к первым входам элементов И второйгруппы, выходы которых соединены сдругими входами элемента ИЛИ, выходыэлементов И первой группы подключенык другим входам элементов ИЛИ группы,управляющие входы элементов И и второго регистра являются другими управляюд.дми входами устройства,На фиг. 1 изображена структурная схе 45ма логического запоминающего устройства; на фпг. 2 - структурная схема программируемой логической матрицъьЛогическое запоминающее ус=ройство(фиг. 1) содержит накопитель 1, дешифратор 2 адреса, регистр 3 адреса, группу логических блоков 4, группу элементов5, преобразователь 6 кодов, первую группу элемептов И 7, триггеры 8, образующие первый регистр 9, программируемуюлогическую матрицу 10, вторую группуэлементов И 11 логический блок 12,элеме 1 п И 13, триггер 14, второй регистр 15. Выход-го разряда регист 3 4ра 151 "1(и-)е где и е М -целые числа подключен к входу 1 -го элемента И 7, выход 1-го разряда регистра 15 рп-М+1 й(о-%у), где у- целое число 3 подключен к входу о-го элемен- таИ 11,Программируемая логическая матрица (фиг. 2) содержит элементы НЕ 16, элементы И 17, и элементы ИЛИ 18.Сущность формирования кодового многочленв циклического кода заключаегся в умножении информационной последовательностиРХ)= х + РХ+Рр на Х" т и деление результата умножения на образующий поляком (х 1. Полученный остаток соответствует проверочнэ. му многочлену.Декодирование - процесс определения кодового слова линейного кода по полученному набору - осуществляется в два этапа: вычисление синдрома полученного слова, определение по синдрому образующего смежного класса, который вычитается из полученного слова.Первый этап .сводится к получению ,остатка (синдрома) от деления кодовогое и-к многочлена, умноженного на Х на образующий многочлен и выполняется аналогично операции кодирования информации.Наиболее труден второй этай исправления ошибок. Множество ошибок, весг которых не превышает, покрывает 2сн множеством (Й (К , состояшнхиз конечного числа полиномов 91(х),х) 6 х)., Согласи разработанному алгорйтму декодирования требуется вычислить веса разностей ах)Х Ях) по модулю ок) и по виду этой разности произвести исправление ошибок той или иной конфигурации. Вес - это число ненулевых коэффициентов,П р и м е р , Операция "чтение полинома ошибкиф. В исходном состоянии на регистре 9 находится операнд Х, который поступает на вход матрицы 10, На выходе матрицы 10 снимается выходной операнд У, который записывается в регистр 15.Выполнение операции анализ 1-го разряда регистра5 0744В исходном состоянии операндП)1(в-Ф+уД находится в регистре 15. При подаче управляющего сигнала на управляющий вход У-ого элемента И 11 информационный сигнал с-го разряда регистра 15 проходит через данный элемент И 11 и элемент ИЛИ 13 на вход триггера 14 и устанавливает его значение, соответствующее значению ин формационного сигнала-го разряда .регистра 15.Выполнение операции "запись содержимого регистра накопитель". В исходном состоянии в регистре 15 содержит% ся операнд У. При поступлении сигнала на управляющие входы элементов И 7 он поступает на эти элементы и информационные сигналы операнда У проходят через элементы И 7 и ИЛИ 5 на входы 20 блоков 4 и при подаче соответствующей комбинации сигналов на управляющие входыэтих блоков операнд У по адресу Х, установленному на регистре адреса, записывается в накопитель 1. 25Технико-экономическое преимушество предлагаемого устройства заключается в повышении быстродействия устройства по сравнению с прототипом.30Формула изобретенияЛогическое запоминающее устройство, содержащее последовательно соединенные регистр адресадешифратор адреса и накопитель, группу логических блоков, группу элементов ИЛИ, преобразователь кодов, первый регистр, логический блок, элемент ИЛИ и триггер, причем выходы накопителя подключены к входам первого регистра, выходы которого соединены с входами преобразователя кодов и логического блока, выходы которого подклю чены к одним из входов элемента ИЛИ, выход которого соединен с входом триггера, одни из входов элементов ИЛИ группы подключены к выходам преобразователя кодов, а выходы соединены с входами логических блоков группы, выходы которых соединены с одними из входов накопителя, управляющие входы логических блоков, накопителя и преобразователя кодов являются одними из управляющих входов устройства, о т л ич а ю ш е е с я тем, что, с целью повышения быстродействия устройства, в него введены группы элементов И, вте. рой регистр и программируемая логичеокая матрица, входы которой подключены к выходам первого регистра, одни из выходов соединены с первыми входами элементов И первой группы, другие выходы программируемой логической матрицы подключены к первым входам элементов И. второй группы, выходы которых соединены с другими входами элемента ИЛИ, выходы элементов И первой группы подключены к другим входам элементов ИЛИ группы, управляющие входы элементов И и второго регистра являются другими управляющими входами устройства.юИсточники информациипринятые во внимание при экспертизе1. Авторское свидетельство СССР477464, кл. 11 С 18/00, 19742. Авторское свидетельство СССР524224, кл. 6 11 С 18/ООф 1975 (прототип).ИИПИ Заказ 8712/69 Тираж 622 Подпис филиал ППП фПатент, г. Ужгород, ул. Проектная, 4