Устройство для формирования контрольного кода по четности

и 934477 Союз СоветскинСоциапистическинРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУс присоединением заявки РЙОпубликовано 07,06,82, Бюллетень Рй 21Дата опубликования описания 1 0 . 06 . 82 ко делаи нзабретеннй н атнрытнй) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ КОНТРОЛЬНО КОДА ПО ЧЕТНОСТИ ном Изобретение относится к вычисли- цто количество сдвигающих импульсов, тельной технике и может быть исполь- необходимых для проверки кода на зовано для обнаружения ошибок при пе- четность, определяется номером старредаче и хранении информации в двоич- шего разряда регистра, в который закоде, писана логическая "1".Известно устройство для контроля5Наиболее близким по технической параллельного двоичного кода на чет- сущности к предлагаемому является ность, содержащее регистр сдвига, устройство для контроля параллельного элементы И, триггер 113. двоичного кода, содержащее триггер,Недостатком устройства является элемент И и регистр сдвига, каждый1 Онизкое быстродействие из-за того, что разряд которого содержит триггер, количество сдвигающих импульсов, не- единичный вход которого является инобходимых для проверки кода на цет- формационным входом устройства, перность, определяется номером старшего вый дополнительный элемент И и эле" разряда, содержащего логическую "1". мент ИЛИ, причем единичный выход15Известно также устройство для триггера каждого разряда соединен контроля параллельного двоичного ко- с первыми входами соответствующего. да на четность, содержащее регистр первого дополнительного элемента И сдвига, триггер, элементы И, группы и элемента ИЛИ, выход которого соеэлементов ИЛИ, две группы элементов И. динен с информационным входом триггеэлемент задержки 2 1, ра последующего разряда, информаНесмотря на меньшую емкость ре- ционный вход триггера старшего разгистра сдвига в этом устройстве быст- ряда соединен с вторым входом элеменродействие также невелико из-за того та ИЛИ данного разряда "и с входом93447сигнала логического нуля устройства1выход элемента ИЛИ младшего разрядаявляется выходом регистра и соединен с первым входом элемента И, второй вход которого соединен с вторымивходами дополнительных элементов Ии с синхронизирующим входом устройства, выход элемента И соединен сосчетным входом триггера, выход которого является выходом устройства, авыходы дополнительных элементов Исоединены с синхронизирующими входами триггеров соответствующих разрядов Г 33,Недостатком известного устройстваявляется его низкое быстродействие,Хотя количество сдвигающих импульсов равно количеству логических единиц проверяемого кода, при большомочисле этих единиц для проверки корана четность требуется значительноевремя,Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем,что в устройство для формированияконтрольного кода по четности, содержащее элемент И, триггер четности,регистр сдвига, каждый разряд которого содержит триггер, первый элемент И,элемент ИЛИ, причем синхронизирующийвход устройства соединен с первымивходами первых элементов И всех разрядов и с первым входом элемента И,выход которого соединен со счетнымвходом триггера четности, выход триггера четности является выходом устройства, выход первого элемента Икаждого разряда соединен с синхронизирующим входом триггера соответст 4 Овующего разряда, информационные входы регистра сдвига образуют группувходов устройства и соединены с единичными входами триггеров соответствующих разрядов, установочный входрегистра соединен с установочным вхо 45дом триггера старшего разряда регистра и с первым входом элемента ИЛИэтого же разряда, выход элемента ИЛИкаждого разряда соединен с установочным входом триггера последующего раз.ряда регистра и с первым входом соответствующего элемента ИЛИ, выходэлемента ИЛИ младшего разряда соединен с вторым входом элемента И, вкаждый разряд регистра введен второйэлемент И, а в каждый (1+3 к)-ый разряд (где 1=0,1,2) введены дополнительный элемент И и дополнительный 7 4элемент ИЛИ, причем единичный выходтриггера каждого разряда соединен спервым входом второго элемента И,соответствующего разряда, первый входвторого элемента И каждого из(1+3 Е)-ых разрядов регистра соединен с первым входом дополнительногоэлемента И, выход которого соединенс первым входом дополнительного элемента ИЛИ, выход второго элемента Икаждого из (1+3 к)-ых разрядов регист.ра соединен с вторым входом дополнительного элемента ИЛИ, выход которого соединен с вторыми входами элемента ИЛИ и первого элемента И (1+3 к)разрядов, единичные выходы триггеровразрядов (2+31) и (3+3 к) соединенысоответственно с вторым и третьимвходами дополнительного элемента И(1+3 к)-го разряда, нулевые выходытриггеров (2+3 к)-го и 3+3 к)-го разрядов соединены соответственно совторым и третьим входами второгоэлемента И (1+3 к)-го разряда, нулевые выходы триггеров (1+3 к)-го и(,3+3) -го разрядов соединены соответственно с вторым и третьим входамивторого элемента И (2+3 к)-го разряда,выход которого соединен со вторымивходами первого элемента И и элемента ИЛИ соответствующего разряда, ну-левые выходы триггеров (1+3 к)-го и(2+31)-го разрядов соединены соответственно с вторым и третьим входами второго элемента И (3+3 к)-го разряда, выход которого соединен с вторыми входами первого элемента И иэлемента ИЛИ.На чертеже представлена схема устройства для проверки трехразрядногопараллельного двоичного кода на четность,Устройство содержит регистр 1 сдвига, состоящий из триггеров 2-4, цементов ИЛИ 5-7, первых элементовИ 8-10, вторых элементов И 11-13,дополнительного элемента И 14 и дополнительного элемента ИЛИ 15, элемент И 16, триггер 17 четности сосчетным входом, установочный вход 18регистра 1 и синхронизирующий вход19 устройства,Разряд 1+3 регистра (при 1 = 0равный 1) содержит триггер 2, элемент ИЛИ 5, первый элемент И 8, второй элемент И 11, дополнительный элемент И 14, дополнительный элементИЛИ 15,.причем единичный выход триггера 2 соединен с первым входом вто934477 5рого элемента И 11, выход которогосоединен с вторым входом дополнительного элемента ИЛИ 15, выход которогосоединен с вторым входом элементаИЛИ 55Установочный вход триггера 2 соединен с первым входом элемента ИЛИ 5и с установочным входом 18 регистра1. Выход первого элемента И 8 соединен с синхронизирующим входом тригге- вра 2, а первый и второй входы - соответственно с синхронизирующим входом 19 устройства и с выходом дополнительного элемента ИЛИ 15 и вторымвходом элемента ИЛИ 5. Первый входдополнительного элемента ИЛИ 15 соединен с выходом дополнительного элемента И 14.Разряд 2+3 регистра (при М = 0второй разряд) содержит триггер 3,элемент ИЛИ 6, первый 9 и второй 12элементы И,Разряд 3+3 К регистра (при 1 = Отретий разряд) содержит триггер 4,элемент ИЛИ 7, первый 10 и второй 13элементы И.Одноименные элементы разрядов2+31 и 3+3 соединены аналогично раз.ряду 1+3 Е за исключением того, чтопервые входы первых элементов И 9 иО соединены с выходами соответственно вторых элементов И 12 и 13 и спервыми входами соответственно элементов ИЛИ 6 и 7.Нулевой выход триггера 2 соединенззс вторыми входами вторых элементовИ 12 и 13, нулевой выход триггера 3с вторым входом второго элементаИ 13, а нулевой выход триггерас третьими входами вторых элементовИ 11 и 12.Первый, второй и третий входы дополнительного элемента И 14 соединенысоответственно с единичными выходамитриггеров 2-4.45Выход элемента ИЛИ 5 соединен синформационным входом триггера 3, выход элемента ИЛИ 6 - с информационнымвходом триггера 4, а выход элементаИЛИ 7 - с вторым входом элемента И 16первый, вход и выход которого соединены соответственно с синхронизирующим входом 19 устройства и со счетным входом триггера 17 четности.Вход установки всех триггеров внулевое состояние на чертеже не показан,Устройство работает следующим образом,6В исходном состоянии все триггерыустановлены в нулевое состояние ихединичных выходов, На выходах вторыхэлементов И 11- 13 также устанавливаются потенциалы нуля, и синхроимпульсыот входа 19 не проходят церез первыеэлементы И 8-10 на синхронизирующиевходы триггеров 2-4.Рассмотрим проверку на четностьтрехразрядного кода с одной логической "1" и двумя логическими "0", например 100. Поступая на единичныевходы триггеров 2-4, которые являют-,ся информационными входами устройства, проверяемый код устанавливаеттриггер 2 в положение логической ,а триггеры 3 и 4 в положение логицеского "0".На входы элемента И 11 поступаюттри логические "1" (от единичноговыхода триггера 2 и нулевых выходовтриггеров 3 и 4). С выхода элементаИ 11 логическая "1" через дополнительный элемент ИЛИ 15 поступает навходы элемента ИЛИ 5 и элемента И 8,подготавливал последний для прохождения через него синхронизирующих импульсов от входа 19 на синхронизирующий вход триггера 2,На входы элемента И 12 поступаютлогические "0" от единичного выходатриггера 3 и нулевого выхода тригге"ра 2 и логическая "1" от нулевоговыхода триггера 4. Логический "0"с выхода элемента И 12 поступает навход элемента И 9 и запрещает прохождение через него синхронизирующихимпульсов.Состояние элемента И 13 аналогично состоянию элемента И Т 2, и элемент И 10 блокирован для прохождениячерез него синхронизирующих импульсов.Логическая "1" с выхода элементаИЛИ 5 через элементы ИЛИ 6 и 7 поступает на вход элемента И 16 и подготавливает его для прохождения церез него синхронизирующих импульсов.С приходом первого синхроимпульса происходит запись логического "0"в триггер 2 и запись логической "1"в триггер 17 четности. Логический"0" с единичного выхода триггера 2поступает на вход элемента И 11 и сего выхода через элемент ИЛИ 15 блокирует элемент И 8 для прохождениясинхроимпульсов.Триггер 17 четности находится всостоянии нечетности праверяемого кода.7 9344Рассмотрим проверку на четностьтрехразрядного кода с двумя логическими "1" и одним логическим "0", на-пример 011, Поступая на единичныевходы триггеров 2-4, проверяемый кодустанавливает триггер 2 в положениелогического "0" а триггеры 3 и 4 вположение логической "1",Логический "0" с единичного выхода триггера 2 через элементы И 11 10и ИЛИ 15 поступает на входы элементаИЛИ 5 и элемента И 8 и блокирует последний для прохождения через негосинхроимпульсов на вход триггера 2,На вход элемента И 12 поступают 15логические "1" от единичного выходатриггера 3 и нулевого выхода триггера 2 и логический "0" от нулевоговыхода триггера 4, Логический "0"с выхода элемента И 12 блокирует элемент И 9 для прохождения через негосинхроимпульсов на вход триггера 3.Состояние элемента И 13 аналогично состоянию элемента И 12, и элемент И 10 блокирован для прохождениячерез него синхроимпульсов.Таким образом, на выходах всехэлементов ИЛИ 5-7 установлены логические "0" и вход элемента И 16 блокирован для прохождения синхроимпуль- Зсов через него на счетный вход триггера 17 четности,Триггер 17 четности находится всостоянии четности проверяемого кода.Рассмотрим проверку на четностьтрехразрядного кода с тремя логичес 35кими н" (111), Поступая на единичныевходы триггеров 2-4, проверяемый кодустанавливает их в положение логической "1".40На каждый из элементов И 11-13приходит логическая "1" от единичноговыхода триггера своего разряда и логические "0" от триггеров двух других разрядов. Логические "0" с вы 45ходов элементов И 12 и 13 поступаютна входы элементов И 9 и 10 и блокируют их для прохождения через нихсинхроимпульсов на входы триггеровЗи 4,Логические "1" с единичных выхо 50дов триггеров 2-4 поступают на входыэлемента И 14 и через элемент ИЛИ 15.на вход элемента И 8, подготавливаяего для прохожДения церез него синхроимпульсов на вход триггера 2, ина вход элемента ИЛИ 5, с выхода которого поступают через элементыИЛИ 6 и 7 на вход элемента И 16, подготавливая его для прохождения через него синхроимпульсов на счетныйвход триггера 17 четности.приходом первого синхроимпульсапроисходит запись логического 0" втриггер 2 и логической "1" в триггер17 четности.При этом логический "0" с единичного выхода триггера 2 блокирует элемент И 14 и, проходя через элементИЛИ 15, блокирует элемент И 8 дляпрохождения через него синхроимпульсов на вход триггера 2.Триггер 17 четности находится всостоянии нечетности проверяемогокода.Таким образом, максимальное количество тактов синхроимпульсов, необходимое для проверки трехразрядного параллельного кода на цетность,равно 1. В прототипе для этого требуется три такта.Для проверки и-разрядных кодов начетность необходимо последовательносоединить и/3 (с округлением до целого числа в большую сторону) трехразрядных регистров, приведенных на чертеже, Максимальное колицество тактовдля проверки и-разрядного кода начетность при этом составит и/3, в отличие от прототипа, который потребляет и тактов,Формула изобретенияУстройство для формирования контрольного кода по четности, содержащее элемент И, триггер четности, регистр сдвига, каждый разряд которого содержит триггер, первый элемент И, элемент ИЛИ, йрицем синхронизирующий вход устройства соединен с первыми входами первых элементов И всех разрядов и с первым входом элемента И, выход которого соединен со счетным входом триггера четности, выход триггера четности является выходом устройства, выход первого элемента И каждого разряда соединен с синхронизирующим входом триггера соответствующего разряда, информационные входы регистра сдвига образуют группу входов устройства и соединены с единичными входами триггеров соответствующих разрядов, установочный вход регистра соединен с установочным входом триггера старшего разряда регистра и с первым входом элемента ИЛИказ 3937/45 Тираж 731 Подписное ИИПИ илиал ППП "Патент", г. Ужгород, ул. Проектная,9 937 этого же разряда, выход элемента ИЛИ 1 каждого разряда соединен с установочным входом триггера последующего разряда регистра и с первым входом соответствующего элемента ИЛИ, выход элемента ИЛИ младшего разряда соединен с вторым входом элемента И, о тл и ч а ю щ е е с я тем, что, с целью повышения его быстродействия, в каждый разряд регистра введен вто рой элемент И, а в каждый (1+31)-ый разряд (где 1=0,1,2) введены дополнительный элемент И и дополнительный элемент ИЛИ, причем единичный выход тригГера каждого разряда соединен с 1 З первым входом второго элемента И соответствующего разряда, первый вход второго элемента И каждого из (1+3 к) разрядов регистра соединен с первым входом дополнительного элемента И, выход которого соединен с первым входом дополнительного элемента ИЛИ, выход второго элемента И каждого из (1+3 к) разрядов регистра соединен с.вторым входом дополнительного эле з мента ИЛИ, выход которого соединен с вторыми входами элемента ИЛИ и перваго элемента И (1+3 к) разрядов, единичные выходы триггеров разрядов (2+31) и (3+31) соединены соответст 7 1 Овенно с вторым и третьим входамидополнительного элемента И (1+3 к)-горазряда, нулевые выходы триггеров(2+3 к)-го и (3+3 к)-го разрядов соеди.нены соответственно с вторым и третьим входами второго элемента И(1+31)-го разряда, нулевые выходытриггеров (1+3)-го и (3+31)-го разрядов соединены соответственно с вторым и третьим входами второго элемента И (2+3 к)-го разряда, выход которого соединен с вторыми входамипервого элемента И и элемента ИЛИсоответствующего разряда, нулевыевыходы триггеров (1+3 к)-го и(2+3 к)-го разрядов соединены соответственно с вторым и третьим входамивторого элемента И (3+3 к)-го разряда, выход которого соединен с вторымивходами первого элемента И и элемента ИЛИ,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРй 530332, кл. С 06 Г 11/1 О, 1976.2. Авторское свидетельство СССРй 716530, кл. С 06 Р 11/10, 1980.3. Авторское свидетельство СССРпо заявке Ю 2865062/18-24,кп. С 06 Г 1/1 О, 1980 (прототип).