Запоминающее устройство на ферритовых сердечниках

(54) ЗА РРИТОВЫ НАЮ 1 ЦЕЕ УСТРОЙСТВО Н СЕРДЕЧНИКАХ Изобретение относится к цифровым электронным вычислительным машинам(ЭВМ), и может быть использовано при построении вапоминаюцжх устройств . (ЗУ) на ферритовых сердечниках с пря моугольной, петлей гистерезиса.Известны ЗУ на ферритовых сердечниах, выполненные по системе 2,5 Д и рабо. тающие, в основном, в режиме обращения по большим группам последовательных ад . ресов 11,Недостатком известных 3 У является"боа шая вежчина помехи.Наиболее близким к предлагаемому яв,ляется ЗУ на ферритовых сердечниках, со 13 держащее накопитель, выполненный по системе 2,5 Д к адресно-разрядным (Х) и адресным (У) обмоткам которого подклю чены выходы адресно-разрядных и адрес, ных блоков дешифраторов и формирователи" импульсов така, входы которых соединены с ввводами адресно-разрядного и адресного регистров, ко входам которых подключены шины приема адреса. При. этом. выходы е разрядов адресно-разрядного и л разрядов адресного регистра совщинены с одноименными входами адресно разрядного и адресного блоков пешнфраторов и фор мирователей имбо льсов тока, 2 лт выходов адресно-разрядного и 2" выходов адресно го блоков цешифраторов и формирователей импуасов тока соединены с одноименными адресно-разрядными и адресными обмотками накопителя 21.Недостатком известного ЗУ является большая величина помехи от полувыбранных сердечников, подвергающихся воздействию импульсов адресно-разрядного или адресного токов, что снижает нацвжность ЗУ, затрудняет увеличение его быстродействия,Бель изобретения - повышение надежности ЗУ за счет уменьшения помех от полувыбранных, сердечников.Поставленная цель достигается тем, что в ЗУ, содержащем накопитель, выполненный по системе 2,5 Д, входы которого подключены к выходам адресного и адресно разрядного дешифраторов второй ступе3 4эом: выход 11 первого (младшего) разряда адресного регистра 8 соединены со входом 12 последнего (старшего) разряда адресного блока 6 дешифраторов первой ступени, выходы со второго по ъ -й адресного регистра 8 подключены ко входам с первого по (л)-й адрес ного блока дешифратора первой ступени 6.За счет такого выполнения связей.адресного регистра с адресным блоком пешифраторов первой ступени при подаче последовательных адресов на регистр адреса адресные обмотки выбираются поочередно слева и справа от перекрытия вы" хопной обмотки.Устройство работает следующим образом.Допустим, что выбираемый массив имеет адреса с 18 -18 ь, а для хранения рассматриваемого разряпа массива используются сердечники, находящиеся на пересечении обмотки 17 й обмоток 18 по 18 . При обращении к этому массиву последовательно выбираются адресные обмотки 18 -18(гй+), 18, 18.Р 7 а)п18, 18 ) , 18 а г.18при этом с каждой адресной обмоткой выбираются адресно-разрядная обмотка 17. Такая последовательнссть выборки адресных обмоток повторяется при любой выбранной адресно-разрядной обмотке.Оценим значение той составляющей помехи от полувыбранных сердечников, которая связана с неипентичностью состояний компенсирующих друг друга пар полу- выбранных сердечников, расположенных с разных сторон от перекрестия.Помеха от полувыбранных сердечни- . ков возникает при воздействии на них импульса тока считывания только по одной из координат., причем большую помеху дают сердечники, находящиеся в состояниях единицы и разрушенного нуля. Компенсация этих помех обеспечивается прошивкой выходной обмотки с перекрещйванием прямого и обратного проводов, причем наилучшая компенсация (суммарная помеха, близкая к нулю) обеспечивается, если на взаимно компенсирующих отрезках выходной обмотки имеется одинаковое количество сердечников, дающих большую помеху, и одинаковое - дающих малую помеху.После подачи тока считывания, например, в обмотку 17 все сердечники этой обмотки находятся в состояниях разрушенной единицы, либо в ссстоянии нуля, т.е. при следующем считывании все 3 02475ни, входы которых подКлючены к выходамадресиьи и адресно-разрядных формирователей, входы которых подключены к выходам адресного Н адресно-разрядного дешифраторов первой ступени, входы которыхподключены к выходам адресного и адресно-разрядного регистров соответственно,входы которых подключены к адреснымшинам, первый выход адресного регистраподключен к п -му входу адресного дешифратора первой ступени, а выход адресного регистра с второго по В -ыйподключены к входам адресного пешифратора первой ступени с первого по( о -1) -й соответственно.15На фиг,1 изображена схема предлагаемого устройства, на фиг. 2 - схема прошивки одного разряда накопителя.Устройство содержит накопитель 1,адресный блок 2 дешифраторов второй ступени,адресно-разрядный блок 3 пешифратороввторойступени, адресный блок 4 формирователей импульсов тока,адресно-разрядный блок 5 формирователей импульсов,тока, адресный блок 6 пешифраторов первой ступени, адресно разрядный блок 7дешифраторов первой ступени, а Пресныйрегистр 8 на б разрядов, адресно-разрядный регистр 9 на гй разрядов, шиныприема адреса 10, выходы адресного36регистра 11 11 г входы адресногоблока дешифраторов первой ступени 1212 д выходы адресного блока пещифраторов второй ступени 13-13 выходы адресно-разрядного регистра 14-14 пвходы адресно-разрядного блока дешифра зторов 15-15,первой ступени, выходыадресно-разрядного блока пешифратороввторой ступени 16 -16адресно-разрядные обмотки накопителя 17 -17 м,адресные обмотки накопителя 18-18 Г, 4 оферритовые сердечники 19, выходную обмотку 20, перекрестия проводов выходнойобмотки 21.Накопитель 1 содержит координатыобмотки: адресно-разрядные 17 - 17 щ,к которым подключены одноименные выхо%ы 16-18 р адресно-разрядного блока пешифраторов второй ступени 3, и адресные18-18 д, к которым подключены одноименные выходы 13 -13 адресного бло Ока дешифраторов второй ступени 2,Выходы 14-14 адресно-разрядногорегистра 9 соединены с одноименнымивходами 15 -15,адреснсразрядногоблока 7 дешифраторов первой ступени. 55Выходы 11 11 адресного регистра 8ооепннены со входами блока 6 дешифраторов первой ступени следующим обра1. Запоминающее устройство современных ЭЦВМ, Сб. статей под ред, Крупско го А. А, М"Мир, 1968; с. 56. 5 9247 они дают малую помеху, и обеспечивается наилучшая компенсация. Если после этого начинается обращение к некоторому массиву и многократно выбирается обмотка 17 к, . то на сердечники обмотки 17 Э воздействуют импульсы тока в обмотках 181, 18 Р(ф 1); " 18, 18 ри/ +) и т.д., после которых соответствующие сер дечники остаются в состояниях единицы, либо разрушенного нуля, т.е. при следу 1 О ющем обращении они дают большую помеху. Поскольку подача токав обмотки18 в предлагаемом устройстве произвэдится поочередно - сперва в одну обмотку сжва от перекрестия проводов выход 35 ной обмотки, затем в одну обмотку справа от перекрестия проводов выходной обмотки и т.д., то наибольшая суммарнаяпомеха при первом обращении к обмотке 17, отличается от случая наилучшей 2 о , компенсации только на величину разности между большой и малой помехами с . одной пары сердечников. Аналогичный эффект достигается также во всех других случаях например, если перед обращени- гэ ем к данному массиву по рассматривае- мой обмотке 17 подается имцульс тока записи.Таким образом, в предлагаемом устройстве рассматриваемая составляю-. щая помехи от полувыбранных сердечников по адресно-разрядным обмоткам уменьшается в 2" /2 раз, а по адресным обмоткам в 2/2 раз. Для современныхмассовых ЗУ системы 2,5 Д значения 2и 2 л составляют соответственно 256 Э 5512 и 32-64, поэтому в предлагаемомустройстве суммарная помеха уменьша"ется в несколько раз, Это позволяет су щественно повысить надежность (вероятность бессбойной работы )устройства,53 6либо увеличить быстродействие устройства в 1 2-2 раза за счет умея шенинвременй затухания помехи. Формула. изобретения Запоминающее устройство на ферритовых сердечниках, содержащее накопитель, выполненный но системе 2,5 Д, входы которого подключены к выходам адресного и адресно-разрядного дешифраторов второй ступени, входы которых подключены к выходам адресных и адресно-разрядных формирователей, входы которых подключены к выходам адресного и адресно-разрядного дешифраторов первой ступени, входы которых подключены к выходам адресного и адресно-разрядного регистров со-, ответственно, входы которых подключены,к адресным шинам, о т л и ч а ю щ е ес я тем, что, с цежю повышения надежности устройства, в нем первый выход адресного регистра подключен к д -му вхору адресного дешифратора первой сту пени, где л -число разрядов адресного регистра, а выходы адресного реястра с второго по-й подключены к входам адресного дешифратора первой ступени с перво о по (,0-1)-й соответственно. Источники информациию принятые во внимание при экспертизе2. Шигмн А. Г. и Дерюгин А. А. Биф ровые вычислительные машины, М"Энергияф, 1975, с. 161 (прототип).924753 Мф/ ээ М 1 В Мю ВЯт Ж,У 1 У М актор Ю Составитель А. ДерюгинТещред М,Гергель Корректор Н, Швыдк Заказ 2826/69 Тираж 624 ВНИИПИ Государственного комите по делам изобретений и отк 113035, Москва, Ж 35, Раушск