Цифровой коррелятор

(22) Заявлено 09.06.80(21) 2938916/18-24с присоединением заявки РЙпо делам иэабретеиий и открытий(54) ЦИФРОВОЙ КОРРЕЛЯТОР Изобретение относится к .вычислительной технике и предназначено для взаимокорреляционной обработки эхосигналов,Измерение взаимной корреляционной функции (ВКф) между входным и опор 5 ным сигналами в реальном масштабе времени требует обработки всего массива И выборок (определяемого длительностью сигнала и точностными параметрамито измерения) за время между двумя соседними выборками, поступающими на вход коррелятора.И выборок входного сигнала и и выборок опорного сигнала попарно ( й пар15 выборок) поступают на умножитель, где% перемножаются а результат поступает в накапливающий сумматор, который усредняет результат перемножения на интервале длительности сигнала ( М пар выборок). Таким образом, при большом количестве И и малом интервале между входными выборками возникает сложность практической реализации цифровых корреляторов, работающих в реальном масштабе времени.Быстродействие коррелятора определяется в основном быстродействием умножителя, как наиболее сложного и трудоемкого узла. С целью увеличения быстродействия, как правило, используют принцип параллельного подключения нескольких умножителей, что позволяет увеличить быстродействие, но ведет к увеличению аппаратурных затрат, потребляемоймощности и, как следствие этого, понижает надежность коррелятора, сокращаетобласть применения,В современных трактах обработкисигналов, где одновременно во многих.пространственных и частотных каналахведется обработка сигналов, остро встает вопрос реализации быстродействующего малогабаритного коррелятора.Известен многоканальный коррелятор,содержащий цифровую линию задержки,цифровые блоки умножения, дешифраторы,коммутаторы и интеграторы. С целью по 903892вышения быстродействия цифровые блоки умножения умножают один отсчет вход; ного сигнала нв коды, равные уровням квантования другого опорного сигнала.Коррелятор позволит одновременно вы числять несколько значений ординат ВКФ и при этом, чем больше ординат он вычисляет одновременно, тем эффективнее его работа 33Однако в системах обнаружения сигналов (неизвестно время прихода отраженного сигнала) использование такого коррелятора неэффективно, так как там требуется последовательное непрерывное вычисление одинат ВКФ, соответствующих определенным моментам времени.Использование одного канала такого коррелятора приводит к избыточности аппаратуры.Наиболее близкимк предлагаемому по технической сущности является цифро вой коррелятор содержащий два цифровых устройствазадержки с памятью, генератор импульсов, адресный счетчик, соединенный с адресными входами устройств задержки с памятью,выходы которых соединены со входами умножитепя, к выходу которого подключен сумматор. Работа коррелятора осуществляетсяследующим образом.Выборки входного сигнала последовательно поступают в устройства задержкис памятью, гре хранятся Я текущих значений выборок входного сигнала,. в другое35устройство задержки с памятью последовательно поступают й выборок опорного, сигнала (запись опорных выборокобычно, осуществляется. в момент излучения зондирующего сигнала). Вычисление40 ординаты ВКФ между входным и опорным-, сигнвлом осуществляется путем полногообразования Й пар выборок за времямежду двумя соседними выборками входного сигнала.Дальнейшее вычисление.ВКФ в умножи 45теле и сумматоре производится традиционными методами перемножения выборок,составляющих пары и усреднения результатов перемножения за время между двумявыборками, поступающими на вход корре 50лятора. Очередная входная выборка, по;ступающая в память, стирает самую фстарую по времени прихода в память выборку и цикл,вычисления очередной ординатыВКФ повторяется. Адресный счетчик после 55 доватепьно формирует адреса обращенияк й ячейкам памяти каждого устройства задержки с памятью Г 23. Недостатком такого коррелятора является то, что использование его в трактах обработки сигналов, работающих в реальном масштабе времени, ограничивается быстродействием умнакителя (квк наиболее сложного и трудоемкого узла), Пврвппелизация операции умножения ведет к значительному увеличению аппаратурных затрат, что при большом числе каналов в тракте обработки не всегда приемлемо.Цель изобретения - повышение быстродействия цифрового коррелятора при относительно незначительном увеличении аппаратуры.При малой разрядностивыборок опорного сигнала и большой длине реализа,ции Нв опорном сигнале будут присут- ствовать выборки равные по значению. Всилу этого при вычислении различных ординат ВКФ по алгоритмуркы= - ", кит 1 уйт-каемк где х ( , Т), у (Т - к ь Г ) - цифровыеотсчеты сигналов х и у в моменты Т и Т - кй 1. соответственно;й - число выборок процесса;ьТ - шаг задержки процесса;Т - интервал дискретизации;К - отсчет ординаты корреляционной функции,имеет место повторяемость одинаковыхрезультатов умножения, моменты появления которых определяет структура де.терминированного опорного сигнала.Сущность изобретения заключается втОм, что обеспечивается возможностьиспользования промежуточных значенийпарныхпроизведений, полученных привычислении одной ординаты ВКФ при вычислении последующих ее ординат. Такимобразом, сокращается время на вычисление, что приводит к увеличению быстродействия,Поставленная цель достигается тем,что в цифровой коррелятор, содержащийсумматор, два блока задержки, входы которых являются .соответственно первыми ътсрым входами коррелятора, а выходы подключены соответственно к первому и второму входам блока умноженияуправляющий вход первого блока задержки соединен с выходом первого адресного счетчика, вход которого соединен спервым выходом генератора импульсов,введены два мультиплексора, два блокафОрмирования адреса, второй адресный5 9038 счетчик и три блока памяти, входы первого и второго блоков памяти подключены соответственно к первому и второму выходам генератора импульсов, третий выход которого соединен с первыми входами блоков формирования адреса, вторые входы которых подключены соответственно к выходам первого и второго блоков памяти, выходы первого и второго блоков формирования адреса соединены соответ- О отвеяно со вторым входом второго блока задержки и с первым информационным входом первого мультиплексора, второй информационный вход которого подключен к выходу второго адресного счетчика, 15 вход которого объединен с первым управляющим входом третьего блока памяти . и подключен к первому выходу генерато- . ра импульсов, второй выход которого соединен с управляющим входом первого мультиплексора, с управляющим входом вто рого мультиплексора и со вторым управляющим входом третьего блока памяти, третий управляющий вход которого соединен с выходом первого мультиплексора, 5 информационный вход третьего блока памяти объединен с первым информационным входом второго мультиплексора и подключен к выходу блока умножения, выход третьего блока памяти подключен ко вто- зо рому информационному входу второго мультиплексора, выход которого соединен со входом сумматора.Кроме того, блок формирования адреса содержит и сумматор, выход которого является выходом блока формирования адреса, первым и вторым входами которого являются соответственно вход счетчика и первый вход сумматора, второй вход которого подключен к выходу счет чике. На чертеже представлена структурная схема предлагаемого коррелятора.Цифровой коррелятор содержит два45 блока 1 и 2 задержки, (с памятью), выйоды которых соединены со входами блока 3 умножения, а адресные входы - с ,выходами вдресного счетчика 4 и блока 5 формирования адресов соответственно, адресный счетчик 6 и блок 7 формирова 50 ния адресов своими выходами соединены с информационными входами мультиплексора 8, первые входы блоков 5 и 7 формирования адресов соединены с выходами блоков 9 и 10 памяти, соответственно,55 выход блока 3 умножения соединен с информационным входом блока 11 памяти промежуточных произведений (БППП),92 6выход которого соединен через второй мультиплексор 12 с входом сумматора 13, второй информационный вход второго, мультиплексора 12 соединен с выходом блока 3 умножения, первый выход генератора 14 импульсов соединен с входамиадресных счетчиков 4 и 6, входом блока 9 памяти и входом Запись блока 11. Второй выход генераторе 14 импульсов соединен с входом 10 блока памяти, с управляющими входами мультиплексоров 8 и 12 и входом,"Считывание" БППП 11, третий выход генератора 14 импульсов соединен с вторыми входами блоков 5 и 7 формирования адреса. Работа цифрового коррелятора происходит следующим образом.Каждая выборка входного сигнала записывается в память блока 2, где хранится в течение Й циклов вычисления ВКф, т.е. всегда в памяти блока 2 хранитсяМ выборок входного сигнала. В памяти блока 1 хранится Я, выборок опорного сигнала, отличающихся друг от друга по своему значению. При вычислении каждой ординаты ВКф с помощью адресного счетчика 4 последовательно осуществляется опрос Я ячеек памяти блока 1 (в каждом цикле опрос начинается с первой ячейки). Синхронно с опросом ячеек памяти блока 1 опрашивается Ц из й ячеек памяти блока 2 с помощью блока5 формирования адресов, формирующего коды адресов ячеек, содержание которых в данном цикле должно быть перемножено с содержанием соответствующих им ячеек в памяти блока 1, т.е. на каждую из Я выборок опорного сигнала умножается только та входная выборка из й, которая для данного цикла соответствует значению опорной выборки и имеет минимальную задержку в блоке 2. Полученное при вычислении данной ординаты ВКф парное произведение х (Т) у 1, Т) использует ся (путем предварительной записи и последующего считывания из блока 11) при вычислении ординаты ВКф через оС пик лов при выполнении условия Ц(.4.Т) = = Ы+03,т.е. когда входная выборка х(м Т) снова должна быть умножена на то же значение опорной выборки. В каждом последующем цикле опрос памяти блока 2 осуществляется с ячеек, код адреса которых на единицу превышает код адреса ячеек, опрашиваемых в предыдущем цикле. Таким образом, из памяти блока 2 в каждом цикле извлекаютсявыборок, что обеспечивается поступлением Я кодов иэ блоке 9 памяти на блок5 формирования адреса,"который в своюочередь формирует Й кодов адресовячеек, с которых происходит считывание 5в данном цикле, Изменение адресов ячеекпамяти блока 2 от цикла к циклу осуществляется блоком 5 формирования адреса путем суммирования по модулю И кода,определяемого номером цикла с кодом,выдаваемым блоком 9 памяти,Я соответствующих выборок из обоихблоков 1 и 2 поступают в блок 3 умножения, попарно перемножаются, .а результаты (парные произведения) запоминают,ся в блоке 11 и одновременно черезмультиплексор 12 суммируются в сумматоре 13,Запись в блок 1 1 осуществляется прйпомощи адресного счетчика 6, который Ив момент формирования парных произведений с выхода блока 3 умножения формирует последовательно коды адресов ячеекблока 11, в которые осуществляется запись.35Адресный счетчик 6 и каждом циклеформируют Й кодов адресов, а за М циклов ЙЯ кодов адресов после чего адресный счетчик 6 обнуляется и повторяетформирование кодов адресов, начиная с ЗОпервого, В каждом цикле осуществляетсяопрос й- Й ячеек памяти блока 11 спомощью блока 7 формирования адресачто обеспечивается поступлением на негой- Й кодов из блока 10 памяти,35Изменение вдресов ячеек блока 11 от цикла к циклу осуществляется блоком 7 формирования адреса путем суммирования по модулю Ий кода, определяемого номером цикла с кодом, выдаваемым блоком 10 памяти.Через мультиплексор 8 коды адресов поступают на адресные входы блока 11 с выхода которого й-Я парных произведений, полученных и записанных в блок 11 в предыдущие циклы, поступают через мультиплексор 12 на сумматор 13.В каждом цикле вычисления ВКФ на первом выходе генератора 14 формируются Я импульсов, синхронизирующих считывание с блока 1 и 2 и запись результатов умножения на блок 11; на втором выходе генератора 14 формируются М- й импульсов синхронизирующих5 считывание с блока 11 и управляющих работой мультиплексоров 8 и 12; на третьем выходе формируются импульсы для образования непрерывных циклических последовательностей кодов адресов считывания как с блока 2, так и с блока 11.Каждый выходной отсчет ВКФ вычисляется путем накопления Й последова тельных произведений, образованных нд выходе блока 3 умножения в процессе выполнения текущего цикла и М-О парных произведений в выхода блока 11, образованных в предыдущие циклы. Таким образом, в каждом цикле суммируется на сумматоре 13 Й парных произведений при количестве операций умножения в цикле в блоке 3 умножения 3 равным О т.е. на каждом цикле время, необходимое на операции умножения сократилось в ",Я раз.Реализация изобретения не вносит дополнительных погрешностей и при значительном увеличении быстродействия цифрового коррелятора лишь незначительно увеличивает влпаратурные затраты,Использование цифрового коррелятора в многоканвльных трактах обработки как 1 по пространству, так и по частоте не приведет к увеличению аппаратурных затрат пропорционально росту каналов, так как многие элементы цифрового коррелятора будут для них общими. Так при многоканальном тракте обработки по пространству едиными для всех каналов будут следующие элементьп блоки 1 задержки, адресные счетчики 4 и 6, блоки 5 и 7 формирования адреса, мультиплексор 8 и блоки 9 и 10 памяти.По сравнению с известным коррелятором время, необходимое для выполнения операций умножения, сократилось более чем в 200 раэ при Й = 4096,= 4, что позволило отказаться от многоканальной структуры ревлизвции процессора и построить коррелятор в виде последовательного одноканального устройства.фор мула изобретения1, Цифровой коррелятор, содержащий сумматор, два блока задержки, входы котомин.; являются соответственно первы . ьырым входами коррелятора, а выходы подключены соответственно к первом; и второму входам блока умноже,ния, управляющий вход первого блока задержки соединен с выходом первого адресного счетчика, вход которого соединен с первым выходом генератора импульсов,о т л и ч а ю щ и й с я тем,10 Составитель В, Жовинседактор В, Иванова Техред М, НадьОрректор Г. НазаРов аж 731 Прственного комитета ССзобретений и открытийа, Ж, Раушская наб. Заказ 131ВНИИПИ Гопо дел113035, М дписн П Патент, г. Ужгород, ул. Проектная, 4 фили 9 90389/что, с целью повышения быстродействия, в коррелятор введены два мультиплексора, два блока, формирования адреса, второй адресный счетчик и три блока памЯти, ВхОДы перВого и Второго, блоков 5 памяти подключены соответственно к первому и второму выходам генератора импульсов, третий выход которого соединен с первыми входами блоков формирования адреса, вторые входы которых 1 О подключены соответственно к выходам первого н второго блоков памяти, ВВ 1 ходы первого и второго блоков форма"ования адреса соединены соответственно со вторым входом второго блока задержки 15 р с первым информационным входом первого мультиплексора, второй информационный вход которого подключен к выходу второго адресного счетчика, вход которо-. го.объединен с первым управляющим вхо дом третьего блока памяти и подключен к первому выходу генератора импульсов, второй выход которого соединен с управляющим входом первого мультиплексора, с управля 10 шим ВхОдОм Второго мульти. 5 ппексора и со вторым управляющим входом третьего блока памяти, третий управляюший вход которого соединен с выходом первого мультиплексора, информационный . вход третьего блока памяти объединен с первым информационным входом второго мультиплексора и подключен к выходу блока умножения, выход третьего блока памяти подключен ко второму информационному входу второго мультиплексора, выход которого соединен со входом сумматора.2. Коррелятор по и. 1, от л и ч а - ю щ и й с я тем, что блок формированияадреса содержит счетчик и сумматор, выход которого является выходом блока формирования адреса, первым и вторым входами которого являются соответственновход счетчика и первый вход сумматора,второй вход которого подключен к выходусчетчика.Источники информации,принятые во внимание при экспертизе1. Лвторское свидетельство СССРМ 556450, кл. 6 06 Р 15/336, 1976.2. Патент США % 3950635,кл. 235-156, опублик. 1976 (прототип).