Устройство для вычисления функций

Союз Советских Социалистических Республик(22)Заявлено 21.04.80 (21) 2913455/18-24 5 )М с присоединением заявки Ио(23) Приоритет ь 06 Г 7/544 Государственный комитет СССР по делам изобретений и открытий(088.8) ата институт им. В.И, Ульянова (Ленина) и Научноисследовательский центр электронной вычислительнойтехники 71) Заявител(54) УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ ФУНКЦИ вычислеабличного запомив состав гумента, эуется личаютсяействием,работе с ар 0 двоичныхвится неслучаев,универсаль"необхо"о значиИзобретение относится к вычислительной технике и может быть использовано как в качестве автономного функционального преобразователя,так и в качестве периферийного устройства специализированных универсальных ЦВМ для вычисления функций.К Функциональным преобразователям, работающим в составе ЦВМ,обычно предъявляется комплекс требований: высокие быстродействие и точность вычислений, вычисление несколь ких функций. Известен процессор дляния элементарных Функцийтипа на основе постояннонающего устройства (ПЗУ)которого входит регистр ав качестве которого исполрегистр числа ПЗУ 1.Подобные устройства определьно высоким быстрододнако, как правило, пригументом, содержащим 16 разрядов, объем ПЗу стандопустимо большим. В рядв частности в современныных ЦВМ общего наэначенидимо вычисление Функции тельно большей точностью (50-60 двоичных разрядов).Наиболее близким к предлагаемомупо технической сущности являетсяустройство, содержащее входной регистр, на первую группу входов которого подается аргумент, перваягруппа выходов входного регистрасвязана с первой группой входовмножительного устройства, втораягруппа выходов входного регистрасвязана с входами ПЗУ, в которомхранятся значения узловых точек функции, сумматор, первая группа входов 15 которого связана с выходами множительного устройства, вторая группавходов множительного устройства связана с выходами второй группы вентилей, выходы сумматора соединены 20 с первой группой входов регистрафункции, выходы ПЗУ связаны с входами второй группы вентилей, регистрФункции, выходы которого соединеныс первой группой входов первойгруппы вентилей, второй группой входав выходного буфера, выходной буФер, выход которого соединен с входом ЦВМ, блок управления, выходыкоторого связаны с входами регист ра функции, первой второй группы вен 896618у щ и (1+х) В известном устройстве функцияп(1+х) аппроксимируется отрезкомряда Тейлора, кОторый вычисляетсяпо схеме Горнера:НХ) = ИО Х+ЬХ+Ъ )Х+Ь )6 Х+Ь)ЬХ+Ъ И) 5 (с умн сл аыГ)50 входы элементов И являются входамиблока управления, выходы первого ивторого элементов И соединены с55 первыми входами первого и второгоэлементов ИЛИ, вторые входы которыхсоединены с выходами двенадцатого и 60 та ИЛИ соединен с выходом девятогоэлемента И, первый и второй входы третьего элемента ИЛИ соединены с Я вертого элемента ИЛИ соединены с вытилей, выходного регистра, выходного буфера 2 ).Недостатком известного устройства является ограниченный класс решаемых задач, т.е. воэможность вычис" лять только одну функцию где Г(х) - вычисляемая функция;лх - разность между значениями аргумента и ближайшимцелым числом;Ь - узловые точки.Выполнение действий по формуле (1) для нахождения значения г(х) происходит последовательно, т.е. сначала вычисляется произведение О дХ затем сумма О Ьх+Ьл и т.д. (т,.е. представляет собой итерационный процесс), Следовательно, время вычисления функции в прототипе: где- время выполнения операцииумножения:с - время выполнения операцииСлсложения;свыше в время выборки из ПЗУВ общем случае такой способ вычисления функции требует число умножений и сложений равными старшейстепени многочлена.В вычислительных машинах Единойсерии (ЕС ЭВМ) вычисления осуществляются с точностью 2. Подобнаяточность типична для современныхуниверсальных ЭВМ высокой производительности.Вычисление Функции 1 п(1+х) с точностью 2 7, аппроксимируя ее рядомТейлора, требует уже в середине интервала (0,1) не менее 54-х членов;в случае функции агссд х необходимо27 членов ряда Тейлора. Поэтому вре"мя вычисления обеих функций становится недопустимо большим, если следовать алгоритмам, применяемым в известном устройстве. Следовательно,вцелом известное устройство не удовлетворяет требованиям, предъявляемымк функциональным преобразователям,которые предназначены для работы всоставе универсальной ЦВМ,Цель изобретения - расширениекласса решаемых задач за счет возможности вычисления Функции каку1 п(1+х), так и функции ущагссд х.Поставленная цель дбстигается .тем, что в устройство, содержащеерегистр;аргумента, первый блок памяти, сумматор и регистр результата,5 10 15 20 25 30 35 40 45 причем входы разрядов первой группь регистра аргумента являются входом устройства, выходы разрядов первой группы регистра аргумента соединены с входами первого блока памяти,первая группа выходов сумматора соединена с входами регистра результата, выходы которого являются выходами устройства, дополнительно введены блок умножения, второй блок памяти и блок управления, выходы которого с первого по шестой соединены соответственно с управляющими входами регистра аргумента, первого блокапамяти, сумматора, второго блокапамяти, блока умножения и регистрарезультата, входы разрядов второйи третьей группы регистра аргументасоединены соответственно с выходами блока умножения и первой группойвыходов сумматора, выходы разрядовпервой и второй группы регистра аргумента соединены соответственно спервыми входами сумматора и блока умножения, вторые входы которых соединены с выходами первого блока памяти, третий, четвертый и пятый входы сумматора соединены с выходами соответственно регистра результата,второго блока памяти и блока умножения, третьи входы которого соединены со второй группой выходов сумматора и входами второго блока памяти.Кроме того, блок управления содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ, причем первый выход входного регистра соединен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, третий выход - с первым входом пятого элемента И, четвертый - с первым входом шестого элемента И, пятый с первыми входами седьмого и восьмого элементов И, шестой - с первымивходами девятого и десятого элементов И, восьмой - с первым входом двенадцатого элемента И, девятый -первым входом тринадцатого элемента И, десятый - с первым входом четырнадцатого элемента И,одиннадцатыйс первыми входами пятнадцатого и шестнадцатого элементов И, вторые пятнадцатого элементов И соответственно, третий вход второго элеменвыходами шестого и тринадцатого элементов И соответственно, входы четх -О,хл х Х,ОООХ=О, 000 ОХ 1+Л х кл. и х (2)Еиц+х) =Еи О+К,+х,)-ЕиТИ+х 9+ ,)1= З 0сЕИ.Х) ЕИ(Л+ ",)Подобное преобразование при необходимости повторяется, но в качестве аргумента принимается величина 1 + . В общем виде формула (2)1+хзаписывается так: к-л+ 3 401 п(1+х) = Я 1 и (1+х)+1 п 1+хк) ( /Л:л х .- первый сегментпосле 1 преобразований; 45х : ха Л=л - второй сегментл л после 1 преобразований.Аналогично для Функции агссд х 0 имеем:со"сф х =агсь(,х+х) =агс 1 хл+Х 2 4)ь Л Х(К+Х)В общем виде Формула (4) выгля дит так:к-л(5) агсСд х = Я агсгд х+ агсйд х ( ) где х - первый сегЛ,л1 лент аргумеита после 1преобразований;второй сеглент аргумен где ха; х. -а 1 т иходами десятого и шестнадцатого элементов И соответственно, входы спервого по одиннадцатый выходногорегистра соединены соответственно свыходами первого элемента ИЛИ,второго элемента ИЛИ, четвертого элемента И, пятого элемента И, третьегоэлемента ИЛИ, восьмого элемента И,четвертого элемента ИЛИ, одиннадцатого элемента И, третьего элементаИ, седьмого элемента И и четырнадцатого элемента И, выходы выходногорегистра являются выходами блокауправления и соединены с входамивходного регистра.На фиг.1 представлена блок-схемаустройства; на фиг. 2 дана схема 15блока управления.Устройство содержит регистр 1аргумента, блок 2 памяти, сумматор 3,блок 4 памяти, блок 5 умножения,регистр б результата, блок 7 управления, регистры 8 и 9, элементы И 10и ИЛИ 11.Аргумент в форме с фиксированной запятой, содержащий и разрядовх(х=О,х ,х х ,представим в ви-де двух частей (сегментов),та послепреобразований.Число преобразований в обоих случаях уменьшается выбором величиныхл, Целесообразно принимать ХЛ8,что соответствует числу адресныхвходов современных полупроводниковых постоянных запоминающих устройств.Применение описанных алгоритмовпозволяет дополнительно увеличитьбыстродействие предлагаемого устройства по сравнению с известным,так как каждое последующее преобрах авование величины -фВ - или1+хх,1+хаы:-" - лооисходит с Раввнд 1 хлл 1 Х 21-лностью, мейьшей на х,Устройство работает следующим образом.Вычисление Функции агсд х,Аргумент в форме с фиксированнойзапятой поступает на регистр 1 аргумента, где разделяется на сегментыхл и х, Сегмент х поступает навходы йервого блока 2 памяти и, кроме того, вместе с исходным аргументом х на блок 5. Результат умножения х на х поступает на. сумматор,где складывается с единицей и передается на блок 5, для выполнения деления х на (1+хх), Параллельно сработой блока 5 из первого блока 2памяти выбираетсявеличина агсд хли поступает на сумматор 3, Результат деления х 2 на (1+хл х) поступаетна регистр 1 аргумента со сдвигомна величину сегмента хл. Величинаагссд х на сумматоре 3 складываетсяс величинами, хранящиглися на регистре б результата. На .этом цикл работы устройства заканчивается. Еслихвеличина больше величины сег 1+хл хмента х.1, то описанные действия повторяются. При этом на регистре б результата хранятся промежуточные сумК мы вида .Я агсд х ., которые полуЛ=1чаются на сумматоре Зв 1 - число циклов работы устройства. В конце работы на регистре б результата хранитсяокончательный результат.11. Вычисление функции 1 п(1+х).Аргумент поступает на регистр 1 аргумента, где разделяется на сегменты х и х .Сегмент х передаетсяна сумматор 3 для сложения сединицей. Сегмент хсразу женаправляется на вход блока 5.Величина (1+х,л) с выхода сумматора 3 поступает на вход блока 5,гденачинается процесс деления х на(1+х ). Параллельно с делением извторого блока 4 памяти выбирается веЛличина 1 п(1+хл) в котоРаЯ постУпаетна вход сумматора З,где складывается"с содержимым регистра б результата.п 1где и - число разрядов исходногоаргумента х;и - число разрядов первого сегмента х, .В первом блоке 2 памяти хранятся величины агсд х., а во втором блоке 4 памяти величины 1 п(1+х;).Устройство построено на современной элементной базе - интегральных микросхемах средней степени интеграции, серии ИС. Предлагаемое устройство имеет более широкие функциональные возможности, так как способно вычислять функции 1 п(1+х) и агссд х. При этом обций объем оборудования составляет б 500 корпусов, точность вычислений 2 , быстродействия: для функции 1 и(1+х) 3,8 мкс, для функции агссд х б,2 мкс.Предлагаемое устройство можно использовать в качестве периферийного процессора для вычисления функций 1 п(1+х) и агссд х в составе вычислительной системы ЕС. 1. Устройство для вычисления функций, содержацее регистр аргумента, первый блок памяти, сумматор и регистр результата, причем входы разрядов первой группы регистра аргумента являются входом устройстваъыходы разрядов первой группы регистра аргумента соединены с входами первого блока памяти, первая группа выходов сумматора соединена с входами регистра результата, выходы которого являются выходами устройства, о т л и ч а ю щ е е с я тем, что,с целью расширения класса решаемых задач за счет возможности вычисления функции как у1 и(1+х) так и уагссд х, в него введены блок умножения, второй блок памяти и блок управления, выхсщы которого с первого по шестой соединены соответственло с управляющими входами регистра На регистре б резул тата для уменьшения объема оборудования хранятсяКпромежуточные результаты1 п(1+хл=л а в конце работы устройства фиксируется конечный результат.Результат деления хна (1+х.1) поступает на сумматор 3 и складывается с единицей. Полученная сумма пе редается на регистр 1 аргумента со сдвигом на величину х , На этомлцикл работы устройства заканчивается Если величина 1+хгбольше величи 1+хлны х, то описанный выше цикл работы повторяется еще необходимое число раз. В общем случае число циклов работы равно Формула изобретения аргумента, перВого блока памяти,сумматора, второго блока памяти, блока ) умножения и регистра результата,входы разрядов второй и третьей группрегистра аргумента соединены соответственно с выходами блока умноженияи первой группой выходов сумматора;выходы разрядов первой и второй группы регистра аргумента соединены соответственно с первыми входами сумматора и блока умножения, вторыевходы которых соединены с выходамипервого блока памяти, третий, четвертый и пятый входы сумматора соединены с выходами соответственнорегистра результата, второго блока15 памяти и блока умножения, третьивходы которого соединены со второйгруппой выходов сумматора и входами второго блока памяти.2. Устройство по п.1, о т л и 20 ч а ю щ е е с я тем, что блок управления содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ,причемпервый выход входного регистра сое 2 динен с первыми входами первого ивторого элементов И, второй выходвходного регистра соединен с первыми входами третьего и четвертогоэлементов И, третий выход - с первымвходом пятого элемента И, четвертыйс первым входом шестого элемента И,пятый - с первыми входами седьмогои восьмого элементов И, шестой - спервыми входами девятого и десятогоэлементов И, восьмой - с первым входом двенадцатого элемента И, девятый - с первым входом тринадцатогоэлемента И, десятый - с первым входом четырнадцатого элемента И, одиннадцатый - с первыми входами пятнад 4 О цатого и шестнадцатого элементов И,вторые входы элементов И являютсявходами блока управления, выходыпервого и второго элементов И соединены с первыми входами первого ивторого элементов ИЛИ, вторые входыкоторых соединены с выходами двенадцатого и пятнадцатого элементов Исоответственно, третий вход второгоэлемента ИЛИ соединен с выходом девятого элемента И, первый и второйвходы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно,входы четвертого элемента ИЛИ соединены с выходами десятого и шестнадцатого элементов И соответственно,рходы с первого по одиннадцатыйвыходного регистра соединены соответственно с выходами первого элемента ИЛИ, второго элемента ИЛИ, 4 О четвертого элемента И, пятого элемента И, третьего элемента ИЛИ,восьмого элемента И, четвертого элемента ИЛИ, одиннадцатого элемента И,третьего элемента И, седьмого элемента И и четырнадцатого элемента И,896618 Ьаюдюе ЮРОВА ГАВ 9 йф Р выходы выходного регистра являются выходами блока управления и соединены с входами входного регистра.Источники информации, принятые во внимание при экспертизе1. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарныхфункций в ЦВМ. Л., изд-во Ленинградского университета, 1975, с. 96. 2. Патент США Р 3813529,кл, 235/152, опублик. 1974. ВИИИПИ Заказ 11699/3 Тираж 731 Подписное илиал ППП "Патент