Устройство для сопряжения цифровой вы-числительной машины c периферийными устрой-ствами

ОПИСАНИЕ 40ИЗОБРЕТЕНИЯ Союз Советских Социалистических Республик(23) Приоритет осударственны ССС по делаи и и отккоми те зобретенирытий ано 2 306 8 1, Бюллетень Мо 2 Опубли 681,32 (088.8 53) У а опубликовани сания 2306.8 2) Авторыизобретени Черепанов И. Кли к 1 Заявитель евский научно-исследовательский и констр институт периферийного оборудования(54) УСТРОЙСТВО ДЛ МАШИНЫ С ПЕОПРЯЖЕНИЯ ЦИФРОВО ЕРИЙНЫМИ УСТРОЙСТ ВЫЧМИ ИТЕЛЬНО 2 блок автономной провер ряженияами ргистрблокум 25 3 Изобретение относится к вычислительной технике и может быть использовано в системах, в которых взаимосвязь устройств осуществляетсячерез интерфейс И.Известно устройство для сопЦВМ с периферийными устройствсодержащее блок прерываний, реинструкций, адресный регистр,состояния, блок управления и сматор 1,Однако такое устройство содержит схемы в соответствии с конкретными функциями, что усложняет устройство.Наиболее близким к изобретениюпо технической сущности и достигаемому результату является устройство для сопряжения ЦВМ с периферийными устройствами, содержащееблок усилителей сигналов связи сЦВМ, блок усилителей сигналов связис периферийными устройствами, блокдешифрации адреса, блок храненияуправляющих слов, блок буферизацииданных, блок управления обменом,блок задания режимов имитации, блокуправления режимами имитации, блокзапоминания состояний периФерийных.устройств, блок контроля временных интерваловки 2 .Недостаток устройства состоитв том, что оно не позволяет проводить параллельно-последовательныйобмен, что сужает функциональныевозможности устройства.Цель изобретения - расширениефункциональных воэможностей эа счеторганизации последовательно-параллельного обмена инФормаций,Поставленная цель достигаетсятем, что в устройство для сопряжения циФровой вычислительной машины5 с периферийными устройствами, содержащее блок усилителей сигналовсвязи с ЦВМ, группа входов-выходовкоторого соединена с первой группой. входов-выходов устройства, блокО усилителей сигналов связи с периферийными устройствами, группа входов-выходов которого соединена совторой группой входов-выходов устройства, блок дешифрации адреса,первый, второй, третий, четвертыйвыходы которого соединены, соответственно, с первыми входами блокауправления обменом, блока храненияуправляющих слов, блока буферизацииО данных и блока .запоминания состоя 840874ния, причем вход блока дешифрацииадреса соединен с первым выходомблока усилителей сигналов связи сЦВМ, второй выход которого соединен со вторыми входами блока буферизации данных и блока хранения уп"равляющих слов, третий вход, первыйи второй выходы последнего соединены,соответственно,с первым выходом ивторым входом блока управления обменом,первым входом блока усилителей,сигналов связи с периферийными устрой-;ствами,первый, второй выход, второй входкоторого соединен, соответственно,со вторым входом блока запоминаниясостояния, третьим входом, вторьювыходом блока управления обменомчетвертый вход, третий выход кото"рого соединен, соответственно, стретьим выходом, первым входом блока усилителей сигналов связи с ЦВМ,второй вход которого соединен с пер Овыми выходами блока буферизацииданных и блока запоминания состояния, введены сдвиговый регистр, дешифратор адресного маркера и регистрциклического контроля, причем вто- р 5рой выход блока буферизации данныхсоединен .с первым входом сдвиговогорегистра, первый выход которого соединен со входом дешифратора адрес"ного маркера и третьим входом блокабуферизации данных, четвертый входкоторого соединен с третьим входомблока запоминания состояния и первымвыходом блока управления обменом,пятый, шестой входы которого соединены, соответственно, с первым выходом, первым входом регистра циклического контроля и вторым выходомсдвигового регистра, второй, третийвходы последнего соединены, соответственно, с четвертым, пятым выходом 40блока управления обменом и вторымвходом регистра циклического контроля, второй выход которого соединен счетвертым входом блока запоминаниясостояния, пятый вход которого соединен с первым выходом дешифратора адресного маркера, второй выход последнего соединен с седьмым входом блокауправления обменом, четвертый входсдвигового регистра соедийен с50третьим выходом блока усилителейсигналов связи с периферийными устрой"ствами, шестой выход блока управления обменом соединен с третьимвходом регистра циклического контроля,551На фиг. 1 представлена структурная схема устройства; на фиг. 2"схема блока управления обменом, входящего в состав устройства.Устройство содержит блок 1 уси- бОлителей сигналов связи с ЦВМ, блок2 усилителей сигналов связи с периферийными устройствами, блок 3 дешифрации адреса, дешифратор 4 адресного маркера, регистр 5 циклическо го контроля, блок 6 буферизацииданных, сдвиговый регистр 7, блок8 управления обменом, блок 9 храненияуправляющих слов, блок 10 эапоминания состояния, входы-выходы 11 и12 устройства, выходы 13 и 14, вход15, выход 16, вход 17 блока усилителей сигналов связи с ЦВМ, выход18, входы 19 и 20, выходы 21 и 22блока усилителей связи с периферийными устройствами, выходы 23-26 блока дешиФрации адреса, выход 27 блока хранения управляющих слов, выходы 28 и 29 дешифратора адресного маркера, выходы 30 и 31 сдвигового регистра, выходы 32 и 33 регистра циклического контроля, выходы 34-37 блока управления обменом,Блок управления обменом включает в себя элемент ИЛИ 38, одновибратор 39, счетчик 40 битов, элементы И 41- 43, счетчик 44, коммутатор 45, одновибратор 46, элемент НЕ 47, элементы И 48 и 49, элемент ИЛИ 50.Устройство работает следующим образом.Программный обмен информацией между оперативной памятью ЦВМ и периферийными устройствами осуществляется под управлением программы. При работе в программном режиме используются пять адресуемых со стороны шины интерфейса Ирегистров. Программным путем можно загружать и считывать информацию с адресуемых регистров. Обращение к любому из них производится следующим образом, Процессор выставляет на линии адреса адрес регистра, на линии кода операции - код чтения, либо записи. Если производится запись, на линииданных выставляется загружаемая информация. Блок 4 дешифрует адрес и код операции, поступающие в него с выхода 13, и выставляет соответствующий сигнал на выходах 24-26 обращения к регистрам блоков 6, 9 и 10. При записи информации в соответствующие регистры блока 6 и блока 9 поступает с выхода 14 блока 1, при чтении информация из регистров блока 6 и блока 10 поступает на группу входов-выходов 12 по входу 15,Блок 3 сигнализирует блоку 8 о выполнении операции по входу 23, блок 8 вырабатывает сигнал Строб по выходу 36 для стробнрования инФормации при записи и чтении регистров блоков 6, 9 и 10,после чего блок 8 вырабатывает ответный синхронизирующий сигнал, поступающий на группу входов-выходов 12 со входа 17. Процессор, приняв этот сигнал, заканчивает операцию.Если производится обращение к регистрам периферийного устройства, блок 3 дешифрирует адрес данного периферийного устройства, принимаемый с выходов 13, и сигналом с выХода 23 запускает блок 8. Блок 8сигналом по выходу 36 стробируетзанесения в регистры блока 9 информации с выхода 14, после чего управляющая информация по входу 20через блок 2 передается периферийным устройствам, а по выходу 27блоку управления обменом 8,Если выполняется команда Чтение, то периферийное устройствочерез блок 2 по выходу 18 выдаетсинхроимпульсы, а по выходу 21 - последовательные данные чтения. Блок8 подсчитывает количество пришедших синхроимпульсов счетчиком битови формирует по ныходу 34 импульсы,которые осуществляют по битовыйсдвиг данных чтения по выходу 21блока 2 в сдвиговый регистр 7 ипозволяют вести насчет циклическогоостатка данных, поступающих с выхода. 30 сдвигового регистра 7 н регистр5 циклического контроля,Когда периферийное устройствопередало 8 битов информации и насдвиговом регистре 7 сформированбайт информации, то блок 8 по выходу 36 формирует сигнал Строб,который переписывает сформированныйбайт на сдвиговом регистре 7 по выходу 31 параллельным кодом н блок6 буферизации данных, а блок 10запоминания состояния записываеткод состояния периферийного устройства 22 блока 2,Для передачи сформированногобайта с блока 6 на группу входов12 по входу 15 блока 1 процессор выставляет адрес данного регистра налинии адреса, на линии кода операции-код чтения. Блок 3 сигналомна выходе 26 открывает выходныевентили выбранного регистра, и инФормация блока 6 пересылается нагруппу нходов-выходов 12 через вход15 блока 1.Если информация на выходе 31сдвигового регистра соответствует,коду адресного маркера, то дешифратор 4 адресного маркера выдает признак адресного маркера по выходу 28для запоминания н блоке 10, а по выходу 29 сигнал поступает в блок 8управления обменом для приведениясчетчика 40 битов в исходное состояние и формиронания сигнала Стробпо выходу 36, который позволяетпереписать код адресного маркера сосднигового регистра 7 по выходу 31в блок 6 буферизации данных и запомнить признак адресного маркерав блоке 10 запоминания состояния свыхода 28 дешифратора адресногомаркера, Адресный маркер представляет собой набор двоичных знаковдлиной в один байт, который используется для идентификации начала поляидентификатора сектора информационных полей, для нахождения заданных информационных полей, для синхронизации начала передачи информациимежду процессором и периферийнымустройством, Байты адресного марке"ра являются особыми по сравнениюсо всеми другими байтами данных.Существует четыре различных типаиспользуемых адресных маркеров, которые используются для идентификации различных типов полей. Процессор определяет появление признакаадресного маркера выполнением операции чтения регистра блока 10 запоминания состояния, а тип адресного маркера - выполнением операциичтения регистра блока 6 буферизации данных.Контроль правильности записаннойи считанной с носителя информацииосуществляется с помощью регистра5 циклического контроля.20 Поле идентификатора сектора и,информационные поля, записанныена носитель, содержат в конце полейпо два байта кода циклического, контроля, При выполнении команды Чте 25 нияс периферийного устройстваданные чтения с выхода 21 блока 2н последовательном коде поступаютв сдниговый регистр 7, с выхода 30которого данные н последовательномкоде поступают на вход регистрациклического контроля 5. Регистрциклического контроля 5 с помощьюсигналов с выхода 34 блока 8 управления обменом по определенномуалгоритму производит по-битный подсчет циклического остатка последовательных данных чтения,Когда поле считалось с носителя,то его информационные разряцы сов. -местно с двумя байтами циклического40 контроля определяют результат циклического остатка на регистре циклического контроля 5 равным О,признак которого по выходу 33 запоминается н блоке 10 запоминания со 45 стояния сигналом СтРоб с выхода36 блока 8 управления обменом, Еслирезультат циклического остатка неравен нулю, то это указывает наошибку данных в пределах считанного поля с носителя, Процессор, анализируя признак ошибки циклического контроля, может повторить командуЧтения с периферийного устрой."тва заданного информационного поля, если обнаружена ошибка циклического контроля,Приведение в исходное состояниерегистра 5 циклического контроля осу.- ществляется формированием единичного сигнала на выходе 37 блока 8 уп 60 равления обменом. При выполнениикоманды Чтения периферийногоустройства единичный сигнал на выходе 37 блока 8 формируется при обнаружении адресного маркера, а при65 выполнении команды Запись - призаписи кода адресного маркера наноситель.Перед выполнением команды За-пись на периферийное устройствопроцессор задает выполнение командыЧтение" для обнаружения заданного идентификатора сектора, проверяетпоявление признака циклическогоконтроля, отсчитывает 11 байтовинформации. После чего н блок 9 хранения управляющих слов с ныхода 14блока 1 заносится управляющая информация, задающая режим записи на периферийное устройство по выходу 27и по входу 20 блока 2, а в блок 6буФеризации последовательно заносится шесть нулевых байтов, которыепереписываются в сдвиговый регистр7 единичным сигналом с выхода 35блока 8 управлений обменом,Последовательные данные с выхода30 сдвигового регистра, поступая вблок 8 управления обменом, записываются на периферийное устройствопо входу 19 блока 2 с частотой, задаваемой процессором по выходу 16блока 1. Когда записан полностьюбайт информации на периферийное устройство, блок 8 снова единичнымсигналом с выхода 35 блока 8 переписывает информацию в сдниговыйрегистр 7 с блока 6, и процесс записи на периферийное устройство повторяется,После записи шести нулевых байтовна периферийное устройство процессор записывает код адресного маркера и данные информационного поляв регистр блока 6, который черезсдвиговый регистр 7 и блок 8 управления обменом записывается на носитель по входу 19 блока 2,После окончания записи данныхинформационного поля процессор из"меняет содержимое управляющей информации в регистре блока 9 храненияуправляющих слов по выходу 27, заливая режим записи двух байтов циклического контроля, которые сформированы на регистре 5 циклическогоконтроля во время записи кода адресного маркера и байтов информационного поля по выходу 32, Последовательная информация с выхода 32регистра 5 циклического контроля,поступая в блок 8 управления обменом, записывается на периферийноеустройство по входу 19 блока 2 счастотой, задаваемой процессоромпо выходу 16 блока 2.Устройство для сопряжения позволяет расширить функциональные возможности путем организации последовательно-параллельного преобразования передаваемой информации, органиэации циклического контроля записанной информации, обнаружения служебной информации на носителе иосуществить прямое цифровое управле"5Программно-аппаратный способ управления периферийными устройстваО Формула изобретения 2 О 25 ЗО 35 40 45 50 55 бО б 5 ние периферийными устройстнами и обработку непосредственно от микроЭВМ, н памяти микрокоманд которойнаходится необходимая управляющаямикропрограмма. ми позволяет строить экономичные устройства для сопряжения (до 50 ИМС155 серии), исключить иэ известногоустройства блок задания режимовимитации, блок управления режимамиимитации, блок контроля временныхинтервалов и блок автономной проверки. Устройство для сопряжения цифровой вычислительной машины (ЦВМ) с периферийными устройствами, содержащее блок усилителей сигналов связи с ЦВМ, группа входов-выходов которого соединена с первой группой входов- выходов устройства, блок усилителей сигналов связи с периферийными ус- . тройствами, группа входов-выходов которого соединена со второй группой входов-выходов устройства, блок дешифрации адреса, первый, второй, третий, четвертый выходы которого соединены, соответственно, с первыми входами блока управления обменом, блока хранения управляющих слов, блока буферизации данных и блока запоминания состояния, причем вход блока дешифрации адреса соединен с первым выходом блока усилителей сигналов связи с ЦВМ, второй выход которого соединен со вторыми нходами блока буферизации данных и блока хранения управляющих слов, третий вход, первый и второй выходы последнего соединены, соответственно, с первым выходоМ и вторым нхсдом блока управления обменом, первым входом блока усилителей сигналон связи с периферийными устройствами, первый, второй выход, второй вход которого соединен соответственно, со вторым входом блока запоминания состояния, третьим входом, вторым выходом блока управления обменом, четвертый нход, третий выход которого соединены, соответственно, с третьим ныходом, первым входом блока усилителей сигналон связи с ЦВМ, второй вход которого соединен с первыми выходами бло-. ка буферизации данных и блока запоминания состояния, о т л и ч а ющ е е с я тем, что, с целью расширения функциоцадьных возможностей за счет органиэации последовательно- параллельного обмена информацией, оно содержит сдвиговый регистр, дешифратор адресного маркера и регистр циклического контроля, причем второй выход блока буферизации данныхфилиа г. Уж соединен с первым входом сдвиговогорегистра, первый выход которого соединен со входом дешифратора адресного маркера и третьим входом блокабуферизации данных, четвертый входкоторого соединен с третьим входомблока запоминания состояния и первымвыходом блока управления обменом,Пятый, шестой входы которого соединены, соответственно, с первым выходом, первым входом регистра циклического контроля и вторым выходом Осдвигового регистра, второй, третийвходы последнего соединены, соответственно с четвертым, пятым выходомблока управления обменом и вторымвходом регистра циклического контроля,15второй выход которого соединен с четвертым входом блока запоминания состояния, пятый вход которого соединен с первым выходом дешифратораадресного маркера, второй выход последнего соединен с седьмым входомблока управления обменом, четвертыйвход сдвигового регистра соединен стретьим выходом блока усилителейсигналов связи с периферийными устройствами, шестой выход блока управления обменом соединен с третьимвходом регистра циклического контроля. Источники информации,принятые во внимание при экспертизе1. Патент США Ф 3815099,кл. 340-1725, 1972.2. Авторское свидетельство СССР9 561180, кл, С 06 Р 3/04, 1977