Устройство для умножения

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51) М. Кл.С 06 Г 7/52 с присоединением заявки Мо Государствеииый комитет СССР по делам изобретений и открытий(53) УДК 681. .325(088.8) Дата опубликования описания 02. 11, 80(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ к м=г" ъч г-" 1:1Изобретение относится к вычислительной технике и может быть использовано при построении специализированных выЧислителей, работа которых,основана на принципах цифрового ин;тегрирования (т.е. связана с числоимпульсной обработкой информации).Известно устройство для умножения, содержащее счетчик, делитель,выходы которых соединены соответственно с первыми и вторыми входами группы элементов И, выходы кото-.рых объединены, а также управляемыйделитель и триггер 1.15Недостатком данного устройатваявляется низкое быстродействие,Наиболее близким по техническойсущности к предлагаемому являетсямножительное устройство, содержащее ПЪлитель частоты, элемент И,двоичный умножитель, реверсивныйсчетчик, при этом входы младших разрядов первого операнда устройствасоединены с информационными входа.ми двоичного умножителя, входы старших разрядов второго операнда устройства соединены,с информационнымивходами вычитающего счетчика, выходкоторого соединен с первым входом элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика, выход элемента И соединен со счетным входом двоичного умножителя, входы старших разрядов третьего операнда устройства соединены с информационными входами,реверсивного счетчика, вход установки нуля которого соединен с входом установки нуля устройства, входы записи информации реверсивного счетчик, вычитающего счетчика и двоичного умножителя соединены со входом записи операндов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства (21.В данном устройстве в.каждом цикле вычислений:умножитель производит умножение первого операнда Х на второй операнд У, представленный на тактовом входе умножителя число- импульсным кодом (ЧИК , представляющим собой последовательность импульсов, число которых равногде У и 2 1 в соответственно логической и весовой коэффициенты 1-го разряда К-разрядного кода.Длительность цикла вычисления известного устройства равнаТи, " ми(2) где с - период следования импульсов на тактовом входе устройства.Недостатком данного устройстваявляется низкое быстродействие.Цель изобретения - повышение бы, стродействия устройства.Поставленная цель достигается тем, что устройство для умножения, содержащее делитель частоты, элемент И, двоичный умножитель, реверсивный счетчик, при этой входы младших разрядов первого операнда устройства соединены с информационными входами двоичного умножителя, входы старших разрядов второго операнда устройства соединены с информационными входами вычитающего счетчика, выход которого соединен с первым входом элемента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика, выход элемента И соединен со счетным входом двоичного умножителя, входы старших разрядов третьего операнда устройства соединечы с информационными входами реверсивного счетчика, вход установки нуля которого соединен: с входом установки нуля устройства, входы записи информации реверсивного счетчика, вычитающего счетчика и двоичного умножителя соединены со входом записи операндов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства, дополнительно содержит коммутатор и сумматор, причем первый информационный вход коммутатора со" единен с выходом элемента И., первый управляющий вход - с входом старшего разряда первого операнда устройства, второй управляющий входс входоммладшего разряда второго операнда устройства, второй информационный вход - с выходом переноса вычитапщего счетчика и выходом конца операции устройства, выходы двоичного умножителя и коммутатора соединены соответственно с входами слагаемых сумматора, вход управления реверсом сумматора соединен с соответствующим входом устройства, информационный, вход - с входом млад,шего разряда третьего операнда устройства, вход установки нуля в . с входом установки нуля устройства, вход записи информации - с входом записи операндов устройства, первый и второй выходы переноса сум- матора соединены соответственно с входами сложения и вычитания ревер 15 20 35405550 65 сивного счетчика; выход суммы сумматора соединен с выходом младшего,разряда устройства, а также тем,что сумматор содержит счетный триггер, элемент И, элемент запрета,элемент ИЛИ, полусумматор, дешифратор переноса, при этом входы слагаемых полусумматора являются входамислагаемых сумматора, выход переносаполусумматора соединен с первым вхо"дом дешифратора переноса, второйвход дешифратора соединен с входомуправления реверсом сумматора, третий вход - с выходом суммы полусумматора и импульсным входом счетного триггера, четвертый вход - а выходом счетного триггера и выходомсуммы сумматора, первые входы элементов И и запрета являются информационным входом сумматора, вторыевходы - входом записи информациисумматора, выходы элементов И и запрета соединены соответственно с5-входом счетного триггера и первым входом элемента ИЛИ, второйвход которого соединен с входомустановки нуля сумматора, а выход -с й-входом счетного триггера,На чертеже приведена схема множительного устройства.Устройство содержит вычитающийсчетчик 1, элемент И 2, двоичныйумножитель 3, реверсивный счетчик4, входы 5 первого операнда, входыб второго операнда, тактовый вход7 устройства, входы 8 третьего операнда устройства, вход 9 установкинуля устройства, вход 10 записи операндов устройства, выходы 11 устройства, коммутатор 12, сумматор 13,вход 14 управления реверсом устройства, выход 15 конца операции, счетный триггер 16, элемент И 17, элементзапрета 18, элемент ИЛИ 19, полусумматор 20, дешифратор 21 переноса,счетчик 22 результата, блок 23 умножения.Устройство выполнено на базе цифровых элементов. Триггеры, входящиев устройство переключаются в некоторые моменты времени после окончания импульсов на их синхронизирующихвходах.Функционирование устройства основано на принципах цифрового интегрирования (работает циклически).Перед началом каждого цикла работы устройства в памяти блока 23 умножения и счетчика 22 результатасодержится информация, обусловленнаяработой устройства в предыдущем цикле.Цикл, вычислений начинается с приходом на вход 10 устройства, импульса И 10, по которому с входов 8 всчетчик 22 заносится п=10-разрядныйкод третьего операнда .Е, с входов6 в счетчик 1 заносится (К)=5-разряцный код (, представленный стар- сшими разрядами кода второго операнда Ч, а двоичный умножитель 3 устанавливается в "0".Внекоторый момент послЕ окончания И 10 на вход 7 устройства подается последовательность тактовыхимпульсов (ПИ), поступающая на счетный (вычитающий) вход счетчика 1 ивторой вход элемента И 2, на первыйвход которого с выхода счетчика 1 подается управляющий сигнал. По данному сигналу счетчика 1 разрешаетсяработа элемента И 2, если содержимое счетчика 1 не равно "0" и запрещена, если содержимое счетчика1 равно "0". Таким образом, по ПИ 7содержимое счетчика 1 начинает уменьшаться, а на выходе элемента И 2,вырабатывается последовательностьимпульсов, поступащцих на счетныйвход двоичного умножителя 3 и первый информационный вход коммутатора 12.На второй информационный входкоммутатора 12 с выхода переноса счетчика 1 поступает импульс, являющийся признаком конца операции. Коммутатор 12 по сигналам на первом ивтором информационных входах, первый из которых определяется логическим значением Х старшего (первого)разряда первого операнда Х, а второй - логическим значением Ч 6 млад-.шего (шестого) разряда второго операнда Ч вырабатывает на выходе последовательность импульсов, поступающих на один иэ входов слагаемого сумматора 13. На другой вход слагаемого сумматора 13 с выхода двоичного умножителя 3 поступает последовательность импульсов, вырабатываемая по серии импульсов с выходаэлемента И 2 и (К)=5-разрядному40коду Х , представленному младшимиразрядал;и К=б-разрядного кода операнда Х. Каждый импульс последовательности ПИ 12 или ПИ 13 имеет вес2 "и пбдсчитывается счетчиком 3.45Режим работы (сложение или вычитание) счетчика 22 задается с вхо- .да управления реверсом 14 устройства так, что при нулевом сигнале(т.е. Х УЪ 0) счетчик 22 работает насложение, а при единичном сигнале(т.е. Х-У 0) - на вычитание. Этоосуществляется следующим образом.Если на входах слагаемых сумматора 13 имеются единичные сигналы,то палусумматор 20 вырабатывает импульс переполнения, поступающий,при нулевом сигнале на управлякицемвходе сумматора, через дешифратор21 на суммирующий вход, а при единичном - на вычитающий вход счетчи- Ока 4. Если имеется единичный сигналтолько на одном из входов слагаемого.сумматора 13, то полусумматор 20вырабатывает импульс, поступающийна импулвсный вход счетного тригге- д ра 16. Поэтому во втором случае сумматор 13 работает как одноразрядный реверсивный счетчик, импульсы, переполнения которого поступают.соответственно на вход сложения или вход вычитания счетчика 4. Процесс вычисления (т.е. формирование кода в счетчике 22) будет продолжаться до тех пор, пока счетчик не выдаст сигнал с выхода переноса. Сигнал переноса делителя поступает на выход конца .операции устройства, сигнализируя о том, что цикл вычисления заканчивается. Поэтому в некоторый момент после окончания данного сигнала прекращается подача на вход 7 устройства тактовых импульсов. На этом цикл вычислений закончен. Следовательно, с выходов 11 устройства будет сниматься результат вычисления п=10-разрядный код числа 2, величина которого определяется выражением2=2+(-1 ) (й 1+И 2) 2 , (3) где М 1, й 2 - число импульсов, выработанных в течение цикла вычисления соответственно на входе умножйтеля 3 и коммутатора12;П 9 - логическое значение сигнала на входе 14 управления реверсом;2 - код третьего операнда.ПричемМЪ+2 й, ф 2 й= евмк -т.еп 1 х - т - м2щ=Х,(Е Ч, Ю)Длительность цикла вычисления можно определить выражениемТц=НЪ Й р(б) где с - периодследования тактовыхимпульсов на входе 7 устройстваМк,ФмК =2 ЕЧ 2 =2 Ч 2 ИаМгде М - число импульсов на выходеЪэлемента И 2.Сравнивая выражения (2) и (б) получимТц - цвдот .(8)Из этого следует, что при одинаковых результатах вычислений в известном и в предложенном устройстве, предложенное устройство обладает более высоким быстродействием.Формула изобретения1. Устройство для умножения, содержащее делитель частоты, элемент И двоичный умножитель, реверсивный счетчик, при этом входы младших разрядов первого операнда устройства соединены с инФормационными входами, двоичного умножителя, входы старшихразрядов второго операнда устройства соединены с информационными вхо".дами вычитающего счетчика, выход ко- торого соединен с первым входом эле" мента И, второй вход элемента И соединен с тактовым входом устройства и счетным входом вычитающего счетчика,выход элемента И соединен со счетным входом двоичного умножителя, входы разрядов третьего операнда устройства соединены с информационными входами реверсивного счет- й чика, вход установки нуля которого соединен с входом установки нуля устройства, входы записи информации реверсивного счетчика, вычитающего счетчика и двоичного умножи теля соединены со входом записи опе-.рандов устройства, выходы реверсивного счетчика соединены с выходами старших разрядов устройства, о т,л и ч а ю щ е е е я тем, что, с 20 целью повышения быстродействия, в него дополнительно введен коммутатор и сумматор, причем первый информационный вход коммутатора соединен с выходом элемента И; первый управляющий вход - с входом старшего разряда первого операнда устройства, второй управляющий вход - с входом младшего разряда второго операнда устройства, второй информационный вход - с выходом переноса 30 вычитающего счетчика и выходоМ конца операции устройства, выходы дво ичного умножителя и коммутатора соединены соответственно с входами олагаемых сумматора, вход управления 35 реверсом сумматора соединен с соответствующим входом устройства, информационный вход - с входом младшего разряда третьего операнда устройства, вход установки нуля - с входом установки нуля устройства,вход записи информации - с входомзаписи операндов устройства, первый и второй выходы переноса сумматора соединены соответственно с входами сложения и вычитания реверсивного счетчика, выход, суммы сумматора соединен с выходом младшего разряда устройства.2. Устройство по п. 1, о .т л ич а ю щ е е с я тем, что сумматорсодержит счетный триггер, элементИ, элемент запрета, элемент ИЛИ,полусумматор, дешифратор переноса,при.этом входы слагаемых полусумматора являются входами слагаемыхсумматора, выход переноса полусумматора соединен с первым входом дешифратора переноса, второй вход дешифратора соединен с входом управления реверсом сумматора, третийвход - с выходом суммы полусумматора и импульсным входом счетноготриггера, четвертый вход - с выходом счетного триггера и выходомсуммы сумматора, первые входы эле,ментов И и запрета.являются информационным входом сумматора, вторые входы в входом записи информации сумматора, выходы элементов И и запрета соединены соответственно с -входом счетного триггера и первым входом элемента ИЛИ, второй вход которого соединен с входом установки нуля сумматора, а выход - с В-входомсчетного триггера.Источники информации,принятые во внимание при экспертизеф 1. Авторское свидетельство СССР9 404086, кл. 6 06 Г 7/39, 1971.2. Авторское свидетельство СССРпо заявке 9 2531456/18-24, 1977 (прототип).аж 751 Подписноетвенного комитета СССРбретений и открытийЖ, Раушская наб., д. 4/5