Устройство для адресации буферной памяти
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
) Заявитель СПАС ДЛЯ АДРЕСАЦИИ БУФЕРНОЙ ПАЯЯ ч ческимся устро 5 я Изобретение относится к области вы ислительной техники и может быть использовано при разработке вычислительных сим, используемых буферную память.Известно устройство, содержащее групс пы регистров базы, схем сравнения и индексных регистров 1) . Недостатком известного устройства яв ляется недостаточная зффективность памяти е,1 ОНаиболее близким по сущности технв.решением к предложенному являегйство для адресепии буферной памяти, содержащее группу регистров базы, регистр адреса, первую группу схем срав пения, группу злементов И, группу индвконьас регистров, вторую группу схем сравнения, входной регистр базы, вход козоро го соединен с первым входом устройства, выход входного регистра базы соединен с первыми входами схем сравнения первой группы, вторые входы которых соединены с выходами соответствукщих регистров базы группы, выходы схем сравнения пер 2вой группы соединены с первыми входами элементов И группы 21.В атом устройстве соответствие или ,связь между блоками буферной и опвративм ,ной памяти устанавливается с помощью адресной памяти, хранящей адреса столбпов по оперативной памяти. Адресная на мять является прямоадресуемой и таким образом обусловливает жесткую связь между расположением блока данных в опв ративной и буферной памятях. Эффвктив ностьисвщьзования буферной памяти су ществвнно зависит от взаимного размеще ния в операпивной памяти частей прог рамм, которые одновременно участвуют в; вычислительном пропессе. Это являетс основным недостатком организации буфер ной памяти известного устройства и умень . шает во многих случаях его общую производительностьь Ивлью изобретения является повышение коэффициента использования оборудо- анияе3 71777Поставленная цель достигается тем,что в устройство для адресации буфернойпамяти введены два коммутатора, шифратор, входной индексный регистр, блок элементов ИЛИ, память битов значимости,причем выход входного регистра базы сое-динен с инфорМационными входами регистров базы группы, выходы схем сравнениявторой группы соединены со вторыми входами соответствующих элементов И группы выходы которых соединены с соответствующими входами щифратора и блока эле;ментов ИЛИ, вьход которого соединей свходами первого и второго коммутаторов,вьасоды первого коммутатора соединены суправляющими входами соответствующихрегистров базы группы и индексных реги-стров группы, второй вход устройства через входной индексный регистр соединенс первым входом регистра адреса, инфор- Омационными входами индексных регистровгруппы и первыми входами схем сравнениявторой группы, вторые входы которых соединены с выходами соответствующих индексных регистров группы, выход шифра25тора соединен со вторым входом регист-ра адреса, выход которого соединен спервым выходом устройства и через последовательно соединенные память битов зна-чимости и второй коммутатор - со вторым//зовыходом устройства.Блох-схема процессора с устройствомадресации буферной памяти приведена начертеже.Процессор содержит блок 1 обработкиданных, устройство 2 для адресации буферной памяти, буферную память 3, блок4 обрацения к оперативной памяти, блок5 коммутации. Устройство 2 для адреса40ции буферной памяти в свою очередь содержит входной индексный регистр 6,входной регистр 7 базы, группу индексных регистров 8, группу регистров 9 баУзы группы схем 10 и 11 срюнения, груп-45пу элементов И 12, блок 13 элементовИЛИ, коммутаторы 14 и 15, память 16битов значимости, регистр 17 адреса ишифратор 18,Работа устройства иллюстрируется наЯпримере прнменения его в многойроцессор-йой системе.Такая сИстема использует оперативнуюпамять на ферритовых сердечниках объемом 16 млн. слов, каждое по 8 байтов.Размер буферной памяти, входящей в состав устройства и выполненной на быстрйх инте 1 ральных схемах, состевляет 512слов. Длина слове буферной памяти такая 1 4же, каки слова оперативной памяти, Буферная память разделена на 32 равньж сектора, Программы пользователя и аэрационной системы представляют собой совокупность процедур, каждая из которьа обладает свойством повторной входимости. Процедуры располагаются в оперативной памяти вплотную друг к другу. Доступ к информационным массивам процедур осуществляется через таблицу управляющих слов - дескрипторов, каждый из которых описывает некоторую логическую область памяти произвольной длины, Иескриптор разделен на три зоны: база - адрес начала массива некоторой процедуры; количество - величина, определяющая размер массива в словах; защита - величина, в которой позиционно задается возможность различных видов доступа к процедуре.Доступ к слову, расположенному внут. ри массива процедуры, осуществляется путем операции индексирования соотвегсмьующего дескриптора, Сущность этой ойерации состоит в следующем, Команды считывания, записи и ветвления включают в себя информацию о расположении дескриптора и смещение индкес, Из дескриптора выделяется база (24-разрядный адрес с точностью до сиова) и суммиру-ется с 13-разрядным индексом.Полученный таким образом исполнитель ный адрес идентифицирует расположение ,требуемого слова в оперативной памяти, Параллельно с формированием исполнитель ноГо адреса происходит проверка на выход адресации за предел массива, для это го индекс сравнивается с количеством, заданным в дескрипторе, а также проверяют ся соответствующие разряды зоны защиты дескриптора с целью определения коррект ности обращения к массиву. Исполнительный адрес вырабатывается в блоке 1 и поступает на адресный вход блока 4.Массивы или сегменты процедур в оперативной памяти делятся на секторы по 16 слов, начиная с базового адреса сегмента. Последний сектор сетмента может быть неполным, т.е, содержать менее 16 слов, Любой сектор оперативной памяти может быть размещен в любом секторе буферной памяти, Каждый сектор в оперативной памяти может быть идентифицирован базой процедуры, в которую он входит, и индексом сектора, определяемым 0-8 разрядами индекса, который участвует в опер ации индексирования дескриптора.Соответствие между информацией, раз- мещенной в секторах буферной памяти 34, Выделение сектора буферной памятипод новую информацию. Размещением ин формации в буферной памяти управляет коммутатор 14 по принципу "первый вошел - первый вышелф, Возбуждается один из выходов коммутатора 14, который со ответствует выделяемому сектору, Вслед ствие этого содержимое входных регистр ров 6 и 7 записывается в регистры 8 и 9 выбранной пары база-индекс", Появляется сигнал на выходе соответствукзцего элемента И 3.2, который поступает на шифратор 3.8. Информация шифратора 18 и 9-12 разряды входного индексного регистра 6 подаются на регистр 17. По но меру сектора, определяемому по старшим разрядам регистра 17, обнуляется соответствующая ячейка памяти 16,5, Исполнительный адрес подключается к выходу блока 4 и поступает в оперативную память. Информация со считанного блока данных поступает в блох 5 и в буферную память 3, где записывается по адресу, определяемому 0-6 разрядами регистра 17 адреса, по этому же адресу записывается ф 1" в соответствующий бит памяти 16.6. При выполнении операции счнт.твания выход блока 5 подключается к входу бпока 1, который принимает таким обрезом нужное ему слово, На этом операция заканчивается.7 Если производилась операция записи, то записываемое слово подключается к информационному выходу блока 1 обработки данных, откуда поступает на инфор 5 7177и секторами оперативной памяти устанавливается с помощью устройства 2, Регистры 8 группы и регистры 9 труппы деляФ-"ся на пары аббаза-индексф, причем каждаяпара соответствует определенному сектору буферной памяти 3, После размещенияинформации в сектор буферной памяти 3база процедуры, содержащей этот сектор,а также индкес сектора (номер секторав процедуре ) заносятся в соответствуй 10щую пару аббаза-индекс устройства 2,База и индекс, выделенные соответстванно из дескриптора и команды, используются блохом 1 в качестве адресов поиска требуемой информации в буферной па мам 3. Для этого индексная и базоваяикформатия из блока 1 поступают ссорветстзенно на входной индексный регистри входной регистр 7, Поиск требуемой информации происходит путем одновременного сравнения содержимого входного регистра 7 и индексного регистра 8 с соответствукщими парами "база-индекс" из регистров 8 и регистров 9 на схемах 10 и 11,25Каждой паре "база-индекс соответствуетпара схема 10 - схема 11" и элементИ 12 группы, на входы которого поступают сигналы сравнения с индексом и базой. Сравнение содержимою входных ре 30гистров 6 и 7 с одной из множества парфбаза-индекс" вызывает срабатывание со,ответствующею элемента И 12. Выходыэлементов И 12 соединены с шифратором18, хоторый в зависимости от позиции35пары фбаэа-индексф, с которой произошлосравнение, формирует соответствующийномер сектора, Выход шифратора 18 и9-12 разряды входного индексного регистра 6 в совокупности образуют адрес обра щения к буферной памяти 3 и поступают.на регистр 17.Обмен информацией между оперативнойпамятью происходйт блоками по четыре, 45слова, в связи с чем каждый сектор буферной памятИ делится также на четыреблока. Для установления факта наличиязначимой информации в блоке сектора служит память 16 битов значимости. Количество ячеек памяти 16 равно количествусекторов в буферной памяти. Каждая ячейка хранит четыре бита, по одному на блок.В процессе решения задачи блок 3. производит считывание информации иэ оперативной и буферной памятей, а также запись информации в них,Выполнение операций считывания и записи состоит из нескольких этапов. 71 63 Блок 1 выделяет базу иэ дескриптора и индекс иэ команды, после чего базовая и индексная информация из блока 1подаются на входные регистры 7 и 6 устройства 2.2, Блок 1 формирует исполнительныйадрес путем суммирования базы и индек-са, после чего адрес из блока 1 передается в блок 4. Одновременно с этим происходит сравнение регистров 6 и 7 срегистрами 8 и 9. Результаты сравненияпоступают через элементы И 12 и блох13 элементов ИЛИ в коммутаторы 14,15 и далее через коммутатор 15 х блоку 4,/3, Проверка состояния выхода коммутатора 15, Если произошло сравнение содной из пар аббаза-индексф устройства 2,то цереходят к восьмому этапу, если сравнения не произошло - к следующему этапу.71 )771"мйционййй вход буферной памяти 3, В бу" ных.регистров, вторую группу схем сравферную память 3 число записываетса попения, входной регистр базы, вход котоащи.су, хранящемуся на регистре 17 ад""рого соединен с первым входом устройсзреса, а в оперативную память -по адре ва, выход входного регистра базы соедису, поступающему с выхода блока 4 обра" 5 нен с первыми входами схем сравнениященка к оперативной памяти. На этом-: первой группы, вторые входы которых соеопервпия заквнчивветса. динены с выходами соответствующих ре 8. Выход шифратора 18 и 9-12 раеря- гистровбазы группы, выходы схем сравды входного индексного регистра 6 посту пения первой группы соединены с первы- йают на реестр 17, откуда информация О мквходными элементов И группы, о т л ипередветса в вжать 16 значимосте. Оаи- ч в ю щ е е с а тем, что, целью повышетайный из памяти 16 бит через коммута- ния коэффициента использования обору- тор 15 подключается к индикаторному доввнйя, в него введены двв коммутатора,входу блока 4 обращения к оперативной шифратор,входнойиндексныйрегистр,блокпамяти е35элементов ИЛИ, память битов значимости,9. Проверка состояния выхода комму- причем выход входного регистра базы соетатора 15. Если бит значимости равен динен с информационными входами регистф 1 ф, выход буферной памяти 3 подключа ров базы группы, выходы схем сравненииется к первому входу блока 5, далее пе- второй группы соединены со вторыми вхореходит к шестому этапу, если бит зна-дами соответствующих элементов И групчимости рвиа 0, переходят к пятому пы, выходы которых соединены с.соответэ ййуа ствующими входами шифратора и блокаПреи ущест изобр е ия ю яе емен бв ИЛИ, в ход кот ро жеди,енто, что при работе с любой процедурой с входами первого второго коммутатообьемом М слов и размещении ее в буфер- ров, выходы первого коммутатора соеди 251ной памяти, единицей логического разби- пены с управляющими входами соответстения которой является сектор объемом Й . дующих регистров базы группы и индекослов, упомянутая процедурав буферной пв- ных регистров группы, второй вход уствити будет занимать максимум ф секто ройства через входной индексный регистрЗОров, если М делится на М без остатка,соединен с первым входом регистра адресаили + 1 секторов, т.е. во мйогих слу-,.информационными входвмй индексных речаях на один сектор меньше, чем в из . гистров группы и первыми входами схемвесжом устройстве. Блвгодаря этому сравнения второй гругщы, вторые входыуменьшаетса частота обновленной инфор которых соединены с выходами соответмвпии в буферной пвмати,что повышает ствующих индексных регистров группы,35эффективность ее спользовввия, а в ито выход шифратора соединен со вторым вхоге повышает быстродействие вычислитель дом регистра адреса, выход которого со 9 чной.машины в целом на 3-5% (в зависидннен с первым выходом устройства и чемости от решаемых задач). 4, рез последовательно соединенные памятьбитов знвчимосги и второй коммутаторсо вторым выходом устройства.Формула и вобретения Источники информациипринятые во внимание при экспертизеУстройство для адресации буферной пв-, 1, Патент США М 3693165,мяти, содержащее группу режсгров базы, , .кл. 340-172.5, 1972,регистр адреса, первую группу схем срав 2. Патент США й 3588829,ненни, группу элементов И, группу индекс- кл, 340-172.5, 1971.
СмотретьЗаявка
2569664, 18.01.1978
ПРЕДПРИЯТИЕ ПЯ А-3162
БАБАЯН БОРИС АРТАШЕСОВИЧ, САХИН ЮЛИЙ ХАНАНОВИЧ, БАГАЕВ АЛЕКСАНДР НИКОЛАЕВИЧ, КИМ ГЕН СИК
МПК / Метки
МПК: G06F 13/06
Метки: адресации, буферной, памяти
Опубликовано: 25.02.1980
Код ссылки
<a href="https://patents.su/5-717771-ustrojjstvo-dlya-adresacii-bufernojj-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для адресации буферной памяти</a>
Предыдущий патент: Устройство управления магистралью
Следующий патент: Микропроцессор
Случайный патент: Измеритель длительности и временного положения импульса