Логическое запоминающее устройство

Союз Соаетсююя Соцмммсттечесаея Ресяублтек(51) М. Кл. 6 11 С 15/00 Государственный квинтет Совете Инннстров СССР не делам нзобретеннй н еткре 1 тнй(45) Дата опубликования описания 04.05,78(71) Заявитель Ленинградский ордена Ленина электротехнический институт им, Ульянова (Ленина)(54) ЛОГИЧЕСКОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО Изобретение относится к запоминающимустройствам,Известно логическое запоминающее устройство (ЗУ), содержащее блоки памяти,каждый из которых хранит определенноечисло одноразрядных слов и включает в себясх 1 у децифрации адреса, регистр адреса,ретистр слова, управляющие элементы И,ИЛИ и триггер анализа содержимого регистраслова 11,тоНедостатком такого ЗУ является низкоебыстродействие при реализации операции кодирования и декодирования информации,Из известныхустройств наиболее близкимтехническим решением к изобретению является 5логическое ЗУ, содержащее постсянныйнакопитель, подключенньй через дешифраторадреса к регистру адреса, выходной регистр,счетные входы которого подключены к выходам элементов И входные, вьтходдые и 20информапионнье шины 21,К недостаткам этого устройства относятся невозможность вьгполнения операциидекодирования и большая емкость постоянного накопителя, 2 Целью изобретения является расширениефункциональных возможностей устройстваза счет возможности выполнения операциидекодирования и уменьшение емкости постоянного накопителя,Поставленная цель достигается тем,что предложенное устройство содержит дополнительные дешифратор и регистр, ключевой элемент, коммутатор приема-выдачи иэлемент ИЛИ, входы которого подключенык одной из управляющих шин и выходу коммутатора приема-выдачи, Выход элементаИЛИ соединен со входом дешифратора адреса, Информационные вхоцы коммутатораприема-выдачи подключены к сответствуюшим входной и выходной шинам, Входыдополнительного регистра соединены с выходами постоянного накопителя, а выходыподключены к информационным входам элементов И. Вход выходного регистра черезключевой элемент соединен с входной шинойустройства, Управлятлпие входы регист 1 аадреса подключены к соответствующим выходам дополнительного регистра, Входыдопогнительного дешифратора соединены свыходами регистра адреса, а выходы - с соответствующими выходными шинами, Управлаюд;ие входы дополнительных дешифратора и регистра, элементов И, выходного регистра, коммутатора приема-выдачи и ключе вого элемента соединены с соответствующими шинами,Кодирование. в циклическом коде и декодирование циклического кода осуществляются следующим образом. 10Циклический код позволяет обнаружить и исправить одну ошибку и используется с целью повышения достоверности передава ем ой и принимаемой информадии. Ци клический код представляет собой совокупность 15 многочлепов, делящихся на некоторый много- член р (х) степени к, который называется порождакщим, причем выполняется равенство20Х .1Ь, (х) -Р (х)где Х +1 - бином степени,и, (х) - многочлен степени щ который называется проверочным,25Циклический код полностью определяется м ногочченами Р(Х ) и ) (Х ), Кодовую последовательность циклического кода можно представить в виде;30(") = (х)х +(х)Коэффициенты многочлена( Х ) Х прик К членах низшего порядка равны нулю, а при тт 1 членах высшего порядка соответст вуют коэффициентам в информационной последовательности(х), достоверность которой необходимо повысить, Многочлен Г(х) степени кназывается многочленом проверочньх символов кодового многочлена, Таким об- ф разом, кодовый многочлен(х) имеет степень Л -1, а число коэффициентов и =Ю+ К,Для того чтобы задать циклический .код, т.е, найти все 2 комбинаций, достаточно найти тп основных комбинацийкоторье 5 образуют порождаезую матрицу циклического кода, и укаэатьпорядок образования остальных 2 П та кодовых многочленов, Для систе- . матического циклического кода порождающая матрица Р состоит из единичной матрицы 1 чт .50 размерности 1 п тп и матрицы проверочных символов й размерности (ъ-т) тп. Таким обра зоми имеет размерность П тпМатрица Р полностью задает циклический код. Для получения комбинаций циклического кода нужно умножить строки матрицы Р па коэффициенты информационного 1,щ,щщ многочлена(Х) и результаты произведений сложить, В результате получаюткомбинацию циклического кода, Но таккак результат сложения произведений строкединичной матрицы 1, на коэффициентымногочлена(х) пает этот же информационный многочлен(Х), то достаточно брать лищь произведения матрицы К на(х), и результат сложения дает многочлен проверочных символов 1 (х), Та кимобразом, записав в постоянный накопительустройства только матрицу проверочныхсимволов й. порождающей матрицы Рвместо всех 2 комбинаций многочленов1проверочных символов, можно уменьшитьемкость накопителя, При этом производится считывание из постоянного накопителяи сложение только тех строк порождающейматрицы, произведение которых наоэффициенты многочлена (х) не равнынулю,Рассмотрим операцию декодированияциклического кода,Каждая кодовая комбинация циклического кода удовлетворяет условиюН =О,где 9 - последовательность коэффициентов кодового многочлена(х);Я - транспортированная проверочнаяматрица циклического кода размерности ( т 1 - то )т 1Если это условие не выполняется, тоодин из коэффициентов кодового многочленасодержит ошибку, Многочлен степени к,полученный в результате сложения произведений строк матрицы на коэффициентыкодового многочлена, называется локаторомошибки и соответствует одной из строкматрицы К . Локатор ошибки однозначТно определяет ошибку в кодовом многочлене, Прибавлением по модулю два вектораошибки к кодовому многочлену осуществляется исправление ошибочного символа, Такимобразом, для обнаружения и исправленияошибки в постоянный накопитель устройствазаписываются транспонированная проверочТная матрица Н циклического кода иматрица векторов ошибок, При этом производится считывание и сложение только техстрок проверочной матрицы, произведениекоторЫх на коэффициенты кодового много-члена не равно нулю, Вектор ошибки считывается по адресу, соответствующему локатору ошибки,На фиг, 1 изображена схема логическогоЗУ,на фиг, 2 представлено распределениеобласти постоянного накопителя,Логическое ЗУ содержит постоянный накопитель 1, дешифратор адреса 2, регистрадреса 3, дополнительный регистр 4, элементы И 5, выходной регистр 6, ключевойэлемент 7, коммутатор приема-выдачи 8,элемент ИЛИ 9 и дополнительный дешифратор 10,5Выходы дешифрвтора 10 подключены квыходным шинам 11 и 12, нв которые поступают сигналы "обработано щ символов" и"обработано й символов соответственно,Управляющий вход дешифратора 10 соединен с управляющей шиной 13, служащейдля опроса дещифрвтора 10, входы которогоподключены к выходам регистра адреса 3.Адресные шины 14 - 16 служат соответственно для установки адреса 2 ячейки 15накопителя 1, для увеличения адреса наединицу, д 1 я разрешения приема адресовячеек с 0 по (2 -1) в регистр 3 и установки части разрядов регистра 3 в состояние 0, Управляющий вход регистра 4 20соединен с управляющей шиной. 17, слу-жающей для установки его в нулевое состоя-ние, Устройство содержит также управляющие шины 18 для разрешения перезаписисодержимого регистра 6 в регистр 4,шины 2519 для считывания ошибки, шины 20 длясдвига содержимого регистра 6 влево, шины21 для выбора режима коммутатора 8, выходную шину 22, управлявшую шину 23для разрешения приема информации в регистр ЗО6 и входную шину 24,Входь 1 элемента ИЛИ 9 подключены кшине 19 и выходу коммутатора 8, а выходко входу дешифратора 2, Информационныевходы коммутатора 8 подключены к шинам22 и 24, Входы регистра 4 соединены свыходами накопителя 1, а выходы - с ин-формационными входами элементов И 5, Входрегистра 6 через ключевой элемент 7 соеьдинен с шиной 24, Управляющие входы 25регистра 3 соединены со старшими разрядами регистра 4, Управляющие входы элементов И 5, коммутатора 8 и ключевогоэлемента 7 соединены соответственно с ши 45нами 18, 21 и 23,В ячейках накопителя 1 по адресам скнулевого по 2 -1 (фиг, 2) записаны многочлены ошибок (область 11), В младшихк разрядах ячеек с адресамис 2 пок(2 " +) ( область 1. 2) записана транспонированная проверочная матрица Н диТклического кода, В старших к разрядахячеек с адресами с 2" по (2 + п )(область 1,3) записана матрица проверочных 55символов В порождаюшей матрицы Р,Кодирование осушествляется следующимобразом,В исходном состоянии коммутатор 8 находится в положении "выдача, ключевой%элемент 7 закрь 1 т, в регистре 3 адреса установлен адрес 2 -й ячейки накопителя 1,регистр 4 установлен в нулевое состояние,а в регистре 6 записана информационнаяпоследовательность, Нв шину 20 подаетсяимпульс сдвига, содержимое регистра 6 сдвигается влево на один разряд, и символ информационной последовательности поступаетна шину 22 и одновременно через коммутатор 8 и элемент ИЛИ 9 на вход дешифраторв 2, Если символ единичный, то из накопителя 1 считывается один из многочленовпроверочных символов порождаюшей матрицы,который составляет К старших разрядов слова, и многочлен записывается в регистр 4,1Нв шину 13 подается сигнал, ч проверяетгяусловне выдачи тп информационных символов из регистра 6, о чем свидетельствуетсигнал на шине 11,Если выдано меньше т символов, т,е,на шине 11 отсутствует сигнал, то содер -жимое регистра 3 увеличивается на единицу,с этой целью на шину 15 подается сигнал,и продолжается выдача информационных символов из регистра 6 и считывание многочленов проверочных символов из накопителя 1,которые суммируются по модулю два с содержимым регистра 4, Если выдано тп символов, то на шине 11 появляется сигнал,т,е, иэ регистра 6 выдается информационнаяпоследовательность, в в регистре 4 записььвается многочлен проверочных символов кодовой последовательности, На шину 18 поступает сигнал,и многочлен проверочных символов переписывается в регистр 6 из регистра 4, Проверочные символы заполняютк старших разрядов регистра 6, причемсодержимое младших разрядов не имеет значения, При дальнейшем поступлении импульсов сдвига на шину 20 проверочные символыпоступают на шину 22, После каждого тактасдвига содержимого регистра 6 опрашивается дешифратор 10. Для этого на шину 13подается сигнал, и проверяется условие выдачи т 1 символов кодовой последовательности, о чем свидетельствует сигнал нашине 12, Если условие не выполняется, топродолжается выдача проверочных символов, в противном случае кодирование заканчивается,Декодирование осуществляется следующим образом,В исходном состоянии коммутатор 3 находится в положении "прием, ключевойэлемент 7 открыт, в регистре 3 находитсякадрес 2 ячейки накопителя 1, регистр 4установлен в нулевое состояние; содержимоерегистра 6 сдвинуто на один разряд влеводля освобождения младшего разряда, Символ кодовой поледовательности поступаетна шину 24 и через ключевой элемент 7записывается в. младщий разряд регистра 6и одновременно через коммутатор 8 и элемент ИЛИ 9 поступает на вход дешифратора 2. При этом если символ единичный, тоодин из многочленов проверочной матрицысчитывается из накопителя 1 в младшиеразряды регистра 4, На шину 13 подаетсясигнал и проверяется условие приема тйсимволов кодовой последовательности в регистр 6, о чем свидетельствует сигнал на 1 Ошине 11,Если принятб зт символов, т,е, на ши- не 11 появляется сигнал, то ключевой элемент 7 закрывается и прекращается посту пление импульсов сдвига на шину 20, т,е, прекращается прием кодовой последовательности в регистр 6, но продолжается считывание много- членов транс пэнированной проверочной матрицы из накопителя 1 и суммирование их по модулю 20 два в регистре 4, В противном случае опрашивается дешифратор 10 сигналом, поступающим по шине 1 3, и проверяется условие приема и символов кодовой последовательности, о чем свидетельствует сигнал 25 на шине 12, Если принято меньше, чем уп символов, то содержимое регистра 3 увеличивается на единицу поцачей сигнала на шину 15 и продолжается прием кодовой последоватечьности, В противном случае на шину 1 6 поступает сигнал разрешения в регистр 3 содержимого к младших разрядов регистра 4. Регистр 4 устанавливается в нулевое состояние подачей сигнала на шину 17, На шину 19 поступает сигнал разрешения, и многочлен ошибки, имеющийтп разрядов, считывается из накопителя в регистр 4, На шину 18 элементов И 5 подается сигнал, и много- ,член ошибки суммируется по модулю два с содержимым регистра 6, т.е. производится исправление ошибки.Таким образом, в описанном устройс ве расйирены функциональные возможности за счет введения операции декодирования, а использованиг матричного способа представления циклического кода позволяет сократить емкость матрицы постоянного ЗУ враз, где И =Ктдт)-тп 2," . Например, для циклического кода, пмеюшего=15, 1 т 1 =10 получаем Я =11,Формула изобретенияЛогическое запоминающее устройство,содержащее постоянный накопитель, подключенный через дешифратор адреса к региструадреса; выходной регистр, счетные входыкоторого подключены к выходам элементовИ, входные, выходные и информационныешины, о т л и ч а ю ш е е с я тем,что, с целью расширения функциональныхвозможностей устройства, оно содержит дополнительные дешифратор и регистр. ключевой элемент, коммутатор приема-выдачи иэлемент ИЛИ, входы которого подключенык одной из управляющих шин и выходу коммутатора приема-выдачи, а выход элементаИЛИ соединен со входом дешифратора ад-реса; информационные входы коммутатораприема-выдачи подключены к соответствующим входной и выходной шинам; входы дополнительного регистра соединены с выходами постоянного накопителя, а выходыподключены к информационным входам эле-ментов И; вход выходного регистра черезключевой элемент соединен с входной шинойустройства; управляющие входы регистраадреса подключены к соответствующим выходам дополнительного регистра; входы дополнительного дешифратора соединены свыходами регистра адреса, а выходы - ссоответствующими выходными шинами; управляющие входы дополнительных дешифратора и регистра, элементов И, выходного регистра, коммутатора приема-выдачи и клкчевого элемента соединены с соответствующими управляющими шинами,Источники информации, принятые во внимание при экспертизе;1, Авторское свидетельство СССР524224, М, кл, 6- 11 С 15/00, 1976,2. Дроздов Е, А, и Пятибратов А, П,Автоматическое преобразование и кодирование информации, М "Советское радио",1964, с, 501,610174 Составитель В, РудаковУтехина Техред О, Андрейко Корректор Д, Мельничен кт 3020/41 ЦНИИПИ ноеССС лиал ППП Патент", г, Ужгород, ул, Проектная, 4 Тираж 717 сударствецного комитета С по делам изобретений 113035, Москва, Ж, Подписовета Министрови открытийРаущская набд