Многокомандный дешифратор последовательно-параллельного кода

(51) М, Кл 2 Н ОЗК 132 сударственный комитет Совета Министров С 53) УДК 681 325" а Ващщ,4) МНОГОКОМАНДНЫЙ ДЕШИФРАТОР ПОСЛЕ ТЕЛЬНО-ПАРАЛЛЕЛЬНОГО КОДА Изобретение относится вычислительной техники менение, например, в сис ния,Известен многокомандн ледовательно-параллельн щий преобразователь пос лельного кода в параллел схемах И, дешифратор интегратор, схемы защит менно и последовательно лок, схему задержки, два ренцирующие цепи, двухв довую схемы ИЛИ и ф к области радио- и и может найти притемах радиоуправлеый дешифратор посого кода, содержа- ледовательно-паральный на триггерах и параллельного кода, ы по числу одноврепринимаемых посыключа, две диффеходовую и многовхоеррит-диодные ячейповышения помехозащищенности ра выходы дешифратора паралода соединены с обмотками считырит-диодных ячеек, обмотки записи единены через один ключ с источания, нулевые выходы триггеров ателя последовательно-параллель- в параллельный соединены с первым ответствующих схем И этого же ателя, вторые входы которых соевыходом дополнительной схемы из входов которой соединении непоо с выходом интегратора и через иты по числу последовательно припосылок с входом схемы задержки.С цельюдешифратолельного квания феркоторых соником питпреобразовного кодавходом сопреобразовдинены сИ, одинсредственнсхему защнимаемых ки, с выходом схемы защиты по числу одновременно принимаемых посылок и с другим входом дополнительной схемы И, третий вход каждой схемы И преобразователя пос ледовательно-параллельного кода в параллельный соединен с одним из входов схемы защиты по числу одновременно принимаемых посылок и одним из входов интегратора, а выходы этих схем И через многовходовую схе- О му ИЛИ подключены к входу запрета счетаинтегратора и через одну дифференцирующую цепь подключены к одному из входов двухвходовой схемы ИЛИ, другой вход которой соединен с входами установки в нулевое сос тояние триггеров преобразователя последовательно-параллельного кода в параллельный и через другую дифференцирующую цепь и ключ с источником питания, а выход двухвходовой схемы ИЛИ подключен к шине установки и О нулевое состояние интегратора.На чертеже изображена функциональнаясхема предлагаемого миогокомандного дешифратора.Многокомандный дешифратор последова тельно-параллельных кодовых комбинацийсостоит из дешифратора 1 параллельного кода, состоящего из трехвходовых схем И 2 - 5, причем выход каждой соединен с обмоткой считывания одной из соответствующих О феррит-диодных ячеек (ФДЯ) 69, обмотки5101520 25 30 35 40 45 50 55 60 65 Защита многокомандного дешифратора от организованных помех вида перебор всех комбинаций данного кода обеспечивается схемой защиты 26 по числу последовательно принимаемых посылок, которая по заднему фронту третьей посылки любой кодовой комбинации через схему задержки 27 выдает сигнал 1 на отключение питания устройства.Многокомандный дешифратор при поступлении на его входы ложной последовательности посылок вида нар шения порядка следования по:ыок дсгцифруемой комбинации работает следуощим образом,импульсов помехи и принимаемой посылки с выхода схемы защиты 28 по числу одновременно принимаемых посылок, закрывает по одному входу схему И 24, которая, в свою очередь, со своего выхода запирает на это время всс схемы И 18 - 23. Сигнал с выхода схемы задержки 27 не появлястся. Работа при этом не нарушается.Дешифратор при приеме последовательной кодовой комбинации оез помех при затягивании фронтов импульсов из-за многолучевого распространения сигналов в радиоканале работает следующим ооразом.Для примера возьмем ту же комбинацию входов 34 - 36. Первая посылка поступает на вход 34 многокомавдного дешифратора и через время То, равное порогу срабатывания интегратора 25, 1 с выхода интсгратора 25 открывает по второму входу схему И 24, а 1 с выхода последней открывает по второму входу все схемы 1 Л 18 - 23, Со схемы И 19, открытой по всем входам, 1 опрокидывает триггер 13, через схему ИЛИ 29 закрывает вход счета интегратора 25, и держит 1 на его выходе до окончания первой посылки. Из-за затягивания заднего фронта первой посылки вторая посылка кодовой комбинации поступает на вход 35 раньше окончания первой и открыгает по первому входу схему И 19 (в это время может прийти на любой вход многокомандного дешифратора импульс помехи, который открывает по первому входу соответствующую схему И 18 - 23), но в это же вре 1 О с выхода схемы защиты 28 по числу одновременно принимаемых посылок закрывает схему И 24, О с выхода которой закрывает по одному входу все схемы И 18 - 23, в результате чего схема И 20 остается закрытой, а отрицательный перепад, образующийся при закрывании схемы И 19, через схему ИЛИ 29 выделяется дифференцирующей цепочкой 30 и в виде единичного импульса через двухвходовую схем ИЛИ 31 поступает на шину установки интегратора в нулевое состояние, интегратором начинается счет второго импульса. Интсгратор 25, выполняющий роль селектора импульсов по длительности, защищает многокомандный дешифратор от организованных помех вида импульсов различной длительности,Рассмотрим последовательность посылок, поступающих соответственно на входы 34 - 36 многокомандного дешифратора, т, е. нарушение порядка следования дешифруемой комбинации входов 34 - 36, В момент времени То после начала посылки, поступившей на вход 35, опрокидывается триггер 14, О с его нулевого выхода закрывает схему И 19, которая закрыта до окончания кодовой комбинации и не пропускает посылку, поступающую на вход 34, на переключение триггера 13. Следовательно, комбинация входов 34 - 36 не проходит. Защита многокомандного дешифратора от организованных помех вида повторной псредачи дсшифруемой комбинации обеспечивается однократным использованием каждой команды путем подключения выхода дешифратора параллельных кодовых комбинаций к обмоткам считывания соответствующих феррит-диодных ячеек, в которые записывается 1 перед стартом объекта кратковременным замыканием ключа 10. Фор мула изобретенияМногокомандный дешифратор последовательно-параллельного кода, содержащий преобразователь последовательно-параллельного кода в параллельный па триггерах и схемах И, дешифратор параллельного кода, интегратор, схемы защиты по числу одновременно и последовательно принимаемых посылок, схему задержки, два ключа, две дифференцирующие цепи, двухвходовую и многовходовую схемы ИЛИ и феррит-диодные ячейки, о тл и ч а ю щ и й с я тем, что, с целью повышения помехозащищенности дешифратора, выходы дешифратора параллельного кода соединены с обмотками считывания феррит-диодных ячеек, обмотки записи которых соединены через один ключ с источником питания, нулевые выходы триггеров преобразователя последовательно-параллельного кода в параллельный соединены с первым входом соответствующих схем И этого же преобразователя, вторые входы которых соединены с выходом дополнительной схемы И, один из входов которой соединен непосредственно с выходом интегратора и через схему защиты по числу последовательно принимаемых посылок с входом схемы задержки, с выходом схемы защиты по числу одновременно принимаемых посылок и с другим входом дополнительной схемы И, третий вход каждой схемы И преобразователя последовательно-параллельного кода в параллельный соединен с одним из входов схемы защиты по числу одновременно принимаемых посылок и одним из входов интегратора, а выходы этих схем И через многовходовую схему ИЛИ подключены к входу ззпг".та с тета интегратора и через одну лифферепцирующую цепь подключены к одному из входов двухвходовой схемы ИЛИ, другой вход которой соединен с входами установки в нулевое состояние триггеров преобс выходов И 18 - 23 поступают на входы схемы ИЛИ 29, а с выхода интегратора 25 и на дифференцирующую цепочку 30.Схемы И 2 и 3 закрыты по всем трем входам нулями с единичных выходов триггеров 12 - 17 (схемы И 4, 5 при выбранных комбинациях входов 33, 34 и 35 и 34, 35 и 36 не рассматриваются). На обмотках считывания ФДЯ 6, 7 находятся нули со схем И 2 и 3. На вход схемы задержки 27 поступают единицы с выходов схемы защиты 28 по числу одновременно принимаемых посылок и схемы защиты 26 по числу последовательно принимаемых посылок, а с ее выхода 40 снимается О (выход 40 используется для отключения питания многокомандного дешифратора при наличии на нем сигнала 1).Многокомандный дешифратор при отсутствии помех работает следующим образом.Последовательность из трех посылок заданной длительности поступает на входы 34 - 36 соответственно.Первая единичная посылка, поступающая на вход 34, открывает по второму входу схему И 19 и вход счета интегратора 25, считывающего длительность посылки, и по достижении порога по времени То, устанавливаемому из расчета данных о радиоканале, выдает 1, которая записывается в схему защиты 26 по числу последовательно прллннмаеттх посылок и открывает по второму входу схему И 24, а с ее выхода 1 открывает по первому входу схемы И 18 - 23.Схема И 19 открывается по всем трем входам, С выхода схемы И 19 через схему ИЛИ 29 1 закрывает вход счета интегратора 25 и опрокидывает тоиггер 13 в единичное состояние. С единичного выхода триггера 13 1 открывает по первом. входу схемы И 2 и 3, а О с нулевого выхода триггера 13 закрывает по третьему входу схему И 18. До конца первой посылки с выхода интегратора снимается 1. В момент окончания первой посылки схема И 19 закрывается по первому входу.Оор азов авшийся отрицательчый перепад через схему ИЛИ 29 выделяется ди(1 ференпирующей цепочкой 30, с выхода которой короткий единичный импульс подается через двухвходовую схемх ИЛИ 31 на установку интегратора 25 в нулевое состояние,Вторая посылка последовательной кодовой комбинации, поступающая на вход 35. открывает по второму входу схему И 20 и вход счета интегратора 25, Дачее работа аналогична работе, рассмотренной выше. В момент времени То, равному порогу срабатывания интегратора 25 после начала второго импульса, опрокидывается триггер 14, 1 с единичного вляхо,".а открывает схемы И 2 и 3, а О с н левого выхода закрывает по третьему входу хек. И 19. Одновременно вторая 1 с выхода интегратора 25 записывается в схему защиты по числу пос,.едовательно принимаемых посылок 26 и т. д. При поступлении тре.506941 5 10 15 20 25 30 35 40 45 50 55 60 65 6тьей посылки на вход 36 в момент времени То опрокидывается триггер 15 и 1 с его единичного выхода открывает по третьему входу схему И 3, а О с нулевого выхода того же триггера 15 закрывает по третьему входу схему И 20. С выхода схемы И 3, открытой по всем трем входам, 1 переключает ФДЯ 7 в нулевое состояние, на выходе которой появляется короткий импульс-команда,В момент окончания третьего импульса от отрицательного перепада на выходе интегратора 25 схема защиты 26 по числу последовательно принимаемых посылок выдает О, поступающий на вход схемы задержки 27. Через время, равное задержке Тс выхода ее снимается единица, поступающая на схему выкллочения питания многокомандного дешифратора, питание которого выключается, при этом размыкается ключ 37, Многокомандный дешифратор готов к приему следующей комбинации,Работа многокомандного дешифратора при одновременном поступлении посылок или импульсов на два или более входов происходит следующим образом.В момент одновременного поступления пмпульсов любой длительности на два или более входов многокомандного дешифратора О с выхода схемы защиты 28 по числу одновременно принимаемых посылок закрывает схему И 24 и поступает на схему задержки 27. С выхода И 24 О закрывает по одному входх все схемы И 18 - 23 преобразователя 11 последовательно-параллельного кода в пзпаллельный.Если время одновременно поступающих на входы многокомандного дешифратора импульсов превышает время задержки. Т;, схемы задержки 27, то нг ее выходе 40 появляется 1, которая поступает в схему огключепия питания, ключ 37 размыкается, а устройство ооесточивается и выключается до следующего сеанса связи. Схема задержки 27 введена для нормальной работы многокомандного дешифратора при приеме последовательной кодовой комбинации и одновременном действии коротких импульсных помех, а также устранения нарушения работы дешифратора из-за возможного перекрытия во времени двух следующих одна за другой посылок последовательной кодовой комбинации, которое может возникнхть при затягивании заднего фронта первой и переднего фронта второй посылок из-за многолучевости распространения в радиокана аРВремя задержки выбирается заведомо больше длительности предполагаемых затягиваний фронтов передаваемых посылок и длительности коротких импульсчых помех.При приеме последовательной кодовой комбинации и о .,повременно л гоздействии пз любые входы дешифратора импульсных помех длительностью меньшей времени срабатывания схемы задержки 27, О длительностью, равной времени одновременно действующих506941 10 тания, а выход двухвходовой схемы ИЛИ подключен к шине установки в нулевое состояние интегратора. Составитель И. РазиноваЯнова Техред Т. Дмитриева Корректор 3. Тарасо Редактор каз 1045/19ЦНИИП Типографски.: Сапунова,разователя последовательно-параллельного кода в параллельный и через другую дифференцирующую цепь и ключ с источником пиИзд.Государственно по делам и 3035, Москва, 84 комитета Гбретеиий и