Устройство для приема команд

"ф-.кеотейа щдС А Н И Е) 458852оптин ия,ь свидвюльствэ висимое от авт. свидетельс21) 1879947/18. соединением аявки-осударственный комитетСоната Министров СССРоо долам изооретенийи открытий 2) Приоритет - убликовано 30.01 УДК 621.398:6(088.8) юллетеньДата ликования описания 03.07,75 2) Авторы изобретения(71) Заявител 4) УСТРОЙСТВ РИЕМА КОМАНД Изобрет равления,ления расс Извести управления командных ботке посл юнкции ли лю 2. Однако никновении место защ ды).Союз Советских Соцкзлистичесних РеспублинК АВвОРСКО ение относится к области телеупв частности,к технике телеуправредоточенными объектами, ы устройства для приема команд при многоступенчатой передаче признаков, основанные на обраедних по методу логической коньбо суммированием их по модуизвестных устройствах при воз любой одиночной ошибки имеет ный отказ (неисполнение команЦель изобретения - повышение достоверности приема команд в асимметричных каналах связи с ложными появлениями импульсов за счет исправления одиночных ошибок при приеме команд с обработкой командных признаков суммированием их по модулю 2.Цель достигается тем, что в предлагаемое устройство введены дополнительные группы схем И, группы схем ИЛИ, дополнительный регистр, распределитель импульсов, выполненный в виде пересчетной схемы, вход которой через схему И подключен к выходам генератора и триггера, а выходы к соответствующим входам матричной схемы, ждущие одновибраторы, дифференцирующие цепи, триггеры и схемы И, причем первые входы первой группы схем И под О ключены к соответствующим входным шинам приема командных признаков, первые входы второй группы схем И соединены с соответствующими входными шинами приема контрольного признака, выход схемы И дешифратора адреса подключен к первому входу триггера дешифратора адреса и через вторую дифференцирующую цепь к соответствующему входу первого регистра, второй вход триггера дешифратора адреса соединен с выходом первой дифференцирующей цепи, выход триггера дешифратора адреса подключен к вторым входам первой группы схем И и через последовательно соединенные первые ждущий одновибратор и дифференцирующую цепь к первому входу триггера распределителя импульсов, последний выход которого подключен к сбросовому входу своего триггера, к сбросовому входу первого триггера и через последовательно соединенные второй ждущий одновибратор и третью дифференцирующую цепь - к соответствующим входам первого триггера, третьего ждущего одновибратора, к первому входу второго триггера и к соответствующим входам третьей группы схем И.Выход третьего ждущего одновибратора через четвертую дифференцирующую цепь подключен к второму входу второго триггера и к соответствующим входам первого и дополнительного регистров, выход первого3триггера подключен к вторым входам второй группы схем И, выходы первой группы схем И через первые входы первой группы схем ИЛИ подключены к первому регистру, вторые входы первой группы схем ИЛИ подключены к соответствующим выходам третьей группы схем И, выходы второй группы схем И.Через вторую группу схем ИЛИ подключены к соответствующим входам дополнительного регистра, выходы которого подключены к соответствующим входам третьей группы схем И, выходы матричной схемы распределителя импульсов через четвертую группу схем И подключены к соответствующим входам второй группы схем ИЛИ,Работает предлагаемое устройство в общем случае следующим образом.Принимаемым на первой ступени избирания в виде двоичного параллельного (а - г)- разрядного слова веса У адресным признаком открывают а - г схем И первой группы, в результате чего осуществляется запись в,первый регистр адресного признака (поскольку длительность сигналов значительно превышает время срабатывания дешифратора адреса) и разрешается прием командных признаков второй и третьей ступеней избирания в виде слов двоичного параллельного (и - г)-разрядного кода веса Г, которые такке записывают в параллельный регистр.Принимаемые избирающие признаки в первом регистре последовательно суммируются по модулю 2, образуя в итоге командное слово того же веса У". По окончании действия на входных шинах сигналов командного признака третьей ступени избирания разрешают прием на четвертой ступени контрольного слова в виде .комбинации параллельного г-разрядного слова веса У, соответствующего переданной команде, которое записывают в триггеры дополнительного регистра.Одновременно для записанного в первом регистре командного слова суммированием по модулю 2 определенных разрядов этого слова вычисляют соответствующее ему контрольное слово, которое с целью вьявления комбинации ошибки сммируют по модулю 2 с контрольным словом, принятым на четвертой ступени.Если в результате суммирования образуется нулевое слово, то это означает отсутствие ошибочки. Если же в итоге суммирования образуется ненулевое слово, то с помощью его единичных разрядов определяют номер разряда командного слова, который должен быть исправлен, и подают сигнал коррекции на вход соответствующего триггера первого регистра.По окончании операции обнаружения и исправления ошибки открывают входы схем И дешифратора команд, разрешая декоди.ование принятой команды.Блок-схема устройства применительно к 5 10 15 20 25 30 зз 40 45 50 55 60 65 4приему команд,в виде сигналов - слов десятиразрядного параллельного кода, в котором 6 разрядов (и - г) используются для ко. дирования в весе К=2 командных признаков, а 4 разрядаиспользуются для кодирования в весе У=2 проверочного слова, приведена на чертеже.Устройство содержит входные шины 11 - 11 о, первую группу схем И 21 - 2 о, вторую группу схем И 27 - 21 о, схемы И 2 п - 212, чепвертую группу схем И 2 - 218, третью группу схем И 21 о - 224 первую группу схем ИЛИ 31 - Зо, вторую группу схем ИЛИ 37 - 31 о, триггеры 41 - 41 о со счетным входом, триггеры 5, - 54 с раздельными входами, ждущие одновибраторы 6, - бз дифференцирующие цепи 71 - 7, генератор импульсов 8, пересчетную схему 9, матричную схему 10, дешифратор адреса 11, регистры 12 и 12 соответственно на триггерах 41 - 4, и 47 - 41 о, распределитель импульсов 13, дешифратор команд 14.Выход дешифратора адреса 11, состоящего из схемы И 2 и триггера 5 непосредственно соединен с одними, входами первой группы схем И 2, - 2 о, а через первые ждущий одновибратор 6, и дифференцирующую цепь 7, соединен со сбросовым входом триггера 5, и с входом распределителя импульсов 13. Другие входы первой группы схем И 21 - 2 о овязаны с входными шинами, а выходы через первую группу схем ИЛИ 3, - Зо соединены с входами счетных триггеров 41 - 4 е регистра 12, выходы которых соединены с дешифратором команд и с одним из входов четвертой группы схем И 2 и - 218, Другие входы четвертой группы схем И 2 - 2 соединены с соответствующими выходами распределителя импульсов 13, а выходы через вторую группу схем ИЛИ 37 - 31 о соединены со счетными входами триггеров 47 - 4,о дополнительного регистра 12, выходы которых, в свою очередь, через третью группу схем И 21 о - 24 и первую группу схем ИЛИ 3, - Зо соединены со счетными входами триггеров 4, - 4 о регистра 12.Выход распределителя импульсов 13 соединен со входом триггера 52, выход которого соединен с одними, входами второй группы схем И 27 - 2,о, другие входы которых соединены с входными шинами, а выходы через вторую группу схем ИЛИ 37 - 31 о соединены с входами триггеров 47 - 4 оВыходраспределителя импульсов 13 соединен также с ждущим одновибратором 6 ъ выход которого через дифференцирующую цепь 7, соединен с общими входами третьей группы схем И 21 о - 2,4, с входом ждущего одновибратора 6 со сбросовым входом триггера 52 и входом триггера 54, выход которого соединен с входом дешифратора команд 14.Выход ждущего одновибратора 6, через дифференцирующую цепь 7, соединен со обросовыми входами счетных триггеров регистра 12. Схема работает следующим образом.5Поступление в момент времени 1, на входные шины 1 1 з адреса в виде сигнала первой ступени избирания 110000 возбуждает выход схемы И 2 дешифратора адреса 11 и перебрасывает триггер 5, в единичное состояние, а триггеры 5, 41 - 41 о через дифференцирующую цепь 7, устанавливает в нулевое состояние. Сигнал с единичного выхода триггера 5, запускает ждущий одновибратор 6, и одновременно открывает входы схем И 2, - 2,. Сигнал адреса через схемы И 2 2 з и схемы ИЛИ 3 Зз перебрасывает в единичное состояние триггеры 4 4, регистра 12. Таким образом, после поступления адреса в регистре оказывается записанным слово 110000.Пусть затем в момент 1, на входные шины 1 1 з поступает командный признак второй ступени избирания в виде сигнала 101000. Через входные схемы И 22 з и схемы ИЛИ Зь Зз сигнал поступает на счетные входы триггеров 4 ь 4 з, которые производят операцию сло;кения по модулю 2 адресного слова и поступившего слова командного признака, В результате триггер 4, переходит в нулевое состояние, триггер 4 з - в единичное состояние, триггер 4 з остается в единичном состоянии и в регистре оказывается записанным слово 110000 + 101000 = = 011 000.Пусть далее в момент з на входные шины 1 з, 1 в поступает командный признак третьей ступени избирания в виде сигнала 010001. Через схемы И 2 з, 2 в и схемы ИЛИ Зг, Зв ситнал поступает на счетные входы триггеров 4 з, 4 в, которые производят операцию сложения по модулю 2 записанного,в регистре слова 011000 и поступившего слова 010001. В результате триггер 4, переходит в нулевое состояние, триггер 4 в - в единичное состояние и в регистр записывается слово 011 000+ 010 001 = 001 001.В момент времени , по окончании действия на входных шинах сигналов командного признака третьей ступени избирания, возвращается в исходное состояние ждущий одно- вибратор 6,. Сигнал с выхода одновибратора дифференцируется цепью 7, и в момент времени 14 воздействует на входы триггеров 51 и 5 з. Триггер 5, возвращается в исходное состояние и закрывает входные схемы И 2, - 2 в первой группы. Триггер 5 з, срабатывая, открывает схему И 2 пь которая пропускает импульсну 1 о последовательность, создаваемую генератором 8, на вход пересчетной схемы 9. Двоичные импульсные сигналы с выхода пересчетной схемы поступают на матричную схему 10, образующую последовательность семи импульсов, шесть из которых используются для поочередного открывания схем И 2:з - 2 в четвертой группы,В момент 1 в поступления опрашивающего импульса единичный сигнал с выхода триггера 4, через схему И 2 гв и схемы ИЛИ Зт, З,о проходит на триггеры 47 и 41 о, запи 6сывая в них комбинацию 1001. Единичныйсиг нал с выхода триггера 4 з в момент 1 в поступления опрашивающего импульса дерезсхему И 2 в н схемы ИЛИ 37, Зз проходитна триггеры 4 у, 4 в, записывая,в них слово1100. В результате суммирования по модулю 2 к моменту 7 поступления на входныешины сигналов контрольного слова в триггерах 4 в и -1 о будет записано слово 1001 +. выхода распределителя 13 осуществляетсясброс триггера 5 в результате чего закрывается схема И 21 з и прекращается выдачас распределителя 13 опрашивающих импульсов. Одновременно взводится триггер 5, и запускается ждущий одновибратор 6 д. Сигнал свыхода триггера 5 з открывает вторую группусхем И 27 - 2 о, разрешая прием контрольоо ного слова 0101, которое через схемы ИЛ 11Зв, Зпоступает в триггеры 4 з и 41 о.Поскольку в триггерах 4 з и 41 о ранее былозаписано слово 0101, то в результате приемаконтрольного слова 0101 в момент 17 они пе 25 рейдут в нулевое состояние. В итоге будет записано слово 0101 + 0101 = 0000, что свидетельствует об отсутствии ошибки в принятой команде.В момент времени 1 в возвратится в исход 30 ное состояние ждущий одновибратор 6 з. Сигнал с его выхода дифференцируется и в момент 1 в сбрасывает триггер 5 з в исходное состояние. При этом закрываются входы второйгруппы схем И 27 - 21 о и выдается разреЗБ шающий сигнал на входы третьей группысхем И 21 в - 2 з. Одновременно запускаетсяждущий одновибратор бз и взводится триггер 5, с выхода которого на дешифратор команд 14 поступает сигнал, разрешающий де 4 О кодирование принятой команды, Ждущийодновибратор 6, возвращается в исходное состояние в момент в. Сигнал с его выходадифференцируется и подается на триггер 5,возвращая его в исходное состояние, а так 45 же на триггеры 47 - 41 о, устанавливая их внулевое состояние.Рассмотрим теперь случай появления одиночной ошибки. Пусть на третьей ступени избирания вместо слова 010001 принято слово50 010101, т. е. появляется ложный единичныйразряд на четвертой позиции (при счете слова направо). В регистре 12 при этом записано слово 001 101, т. е. в единичном состояниинаходятся триггеры 4 з, 4, 4 в. При считыванииэтого слова с распределителя 13 импульсамичерез схемы И 2 пь 21 в, 21 з и схемы ИЛИ37, 39 Зго в триггеры 4 в и 4 записывается соответствующая ему контрольная комбинация0011,При суммировании ее с принимаемым начетвертой ступени контрольным словом 0101образуется комбинация ошибки 001 + 0101==0110, т. е. триггеры 4 в, 4 в оказываются нединичном состоянии. Комбинация ошибкидекодируется схемой И 2 зз, с выхода ко 4588527Торой доетупает сигнал на триггер 44, возвращая его в нулевое состояние. В результате в регистре 12 оказывается записанным слово 001001, соответствующее переданной крм анде.Таким образом осуществляется исправление одинощной ошибки, появляющейся на избирающей ступени командной серии.Рассмотрим далее случай появления ошибки не только на избирающей, но и на ю;щтррлщой стутрщи. Пусть в регистре 12 пРсле аумьвраванмя слою .избирающих признакРв вместо юманди 001001 как и ранее мписано слово 001 101, а на контрольной ступени вместо переданного слова 0101 принято слово 1101, Поскольку команде 001101 соответствует контрольное слово 0011, то образуется комбинация ошибки 0011 + 1101 =- =1110, под воздействием которой схемы И 222, 22 з, 24 формируют сигналы коррекции четвертого, пятого и шестого разрядных мест, После коррекции в регистре вместо переданной команды 001001 окажется записанной ложная команда 001010.Для исключения формирования ложной команды при наличии ошибки в контрольной посылке в третьей группе схем И 219 - 24 помимо рабочих предусмотрены также и защитные входы. Так первый и второй (рабочие) входы схемы И 22, соединены с единичными выходами триггеров 48 и 49, а защитные (третий и четвертый) входы соединены с нулевыми выходами триггеров 47 и 41 о, рабочие (первый и второй) входы схемы И 22 з соединены с единичными выходами триггеров 4, и 49, а защитные (третий и четвертый) входы соединены с нулевыми выходами триггеров 48 и 410, рабочие (первый и второй) входы схемы И 224 соединены с единичными выходами триггеров 47 и 48, защитные (третий и четвертый) соединены с нулевыми выходами триггеров 49 и 41 о.Подобным же образом осуществлены входные связи и для остальных схем И 219, 22 о, 22,. Любая схема И срабатывает лишь в случае наличия единичных сигналов на всех ее входах - рабочих и защитных.Для комбинации ошибки 1110 будут иметь место нулевые сигналы на защитном третьем входе схемы И 22, соединенным с нулевым выходом триггера 47, на защитном (третьем) входе схемы И 22 з, соединенным с нулевым выходом триггера 4, на защитном (третьем) входе схемы И 2,4, соединенным с нулевым выходом триггера 49 Поэтому на выходах схем И 222, 2 з, 224 сигналы коррекции не появляются и ложная команда 001010 не обр азуется.Однако при декодировании записанной в регистре 12 комбинации 001101 помимо переданной команды 000101. образуется и ложная команда 000101. Во избежание декодирования ложной команды дешифратор команд также выполнен по схеме с числовой защитой - :схемы И дешифратора соедине ны как с единичными, так и с нулевыми выходами триггеров 4, - 46 регистра 12. Если вес комбинации, записанной в регистре 12, отличается от установленного значения, то имеет место защитный отказ - неисполнение команды. Предмет изобретения Устройство для приема команд, содержащее дешифратор адреса, выполненный на схеме И и триггере, входы которого соединены с входными шинами, а выход - с одними входами первой группы схем И, другие входы которых соединены с соответствующими входными шинами, регистр, выполненный на счетных триггерах, выходы которых соединены с соответствующими входами дешифратора команд, отличающееся тем, что, с целью повышения помехоустойчивости устрой 1 О 5 20 ства, в него введены дополнительные группы схем И, группы схем ИЛИ, дополнительныи регистр, распределитель импульсов, выполненный в виде пересчетной схемы, вход которой через схему И подключен к выходам генератора и триггера, а выходы - к 25 регистру, вторые входы первой группы схем соответствующим входам матричной схемы, ждущие одновибраторы, дифференцирующие цепи, триггеры и схемы И, причем первые зо входы первой группы схем И подключенык соответствующим входным шинам приема командных признаков, первые входы второй группы схем И соединены с соответствующими входными шинами приема контрольноз 5 го признака, выход схемы И дешифратораадреса подключен к первому входу триггера дешифратора адреса и через вторую дифференцирующую цепь подключен к соответствующему входу первого регистра, второй вход 40 триггера дешифратора адреса соединен с выходом первой дифференцирующей цепи, выход триггера дешифратора адреса подключен к вторым входам первой группы схем И и через последовательно соединенные первые 45 ждущий одновибратор и дифференцирующуюцепь - к первому входу триггера распределителя импульсов, последний выход которого подключен к сбросовому входу своего триггера, к сбросовому входу первого триггера и 50 через последовательно соединенные второйждущий одновибратор и третью дифференцирующую цепь - к соответствующим входам перьвого триггера, третьего ждущегоодновибратора, к первому входу;второго триггера и 55 соответствующим входам третьей группысхем И, выход третьего ждущего одновибратора через четвертую дифференцирующую цепь подключен к сбросовому входу второго триггера и к соответствующим входам перво го и дополнительного регистров, выход первого триггера подключен к вторым входам второй группы схем И, выходы первой группы схем И через первые входы первой группы схем ИЛИ подключены к первомуректор А. Дзе аказ 20 Изд.1073 ИГ 1 И Государственного комитепо делам изобретений Москва, Ж, Раушск Тираж 679а Совета Министров СССРи открытийя паб д. 4/5 одписно МОТ, Загорский филиа 9ИЛИ подключены к соответствующим выходам третьей группы схем И, выходы вто. рой группы схем И через вторую группу схем ИЛИ подключены к соответствующим входам дополнительного регистра, выходы которого подключены к соответствующим 10входам третьей группы схем И, выходы матричной схемы распределителя импульсов через четвертую группу схем И подключены к соответствующим входам второй груп пы схем ИЛИ.