Устройство для преобразования двоичного кода в код по модулю к

, 179 ПУБЛИК ГОСУДАРСТВЕННОЕ ПАТЕНТНВЕДОМСТВО СССР(71) Московский институт инженеров гражданской авиации(56) Авторское свидетельство СССРМ 1285603, кл. Н 03 М 7/20, 1985.Авторское свидетельство СССРМ 1438006, кл. Н 03 М 7/20, 1986.Авторское свидетельство СССРМ 1492479, кл. Н 03 М 7/20; 1989,(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОНИЯ ДВОИЧНОГО КОДА В КОД ПО МОДУЛЮК Изобретение относится к. автоматике ивычислительной технике и может быть использовано в системах передачи и обработки информации.Наиболее близким по технической сущ"ности к заявляемому явяет я устрсиствопреобразования двоичного кода в код помодулю К, содержащее преобразователь параллельного кода в последава;ельности имльсов, группу элементов И, груг пу узловподсчета единиц по модулю К, генератортактовых импульсов, счетчик по модулю К,элемент И, первый и второй элементы ИЛИи блок управления,Недостатками известного устройстваявляются низкое быстродействие и узкаяобласть применения.Целью изобретения является повышение быстродействия и расширение областиприменения путем обеспечения возможности изменения величины модуля К.На фиг. 1 приведена структурная схемаустройства для преобразования двоичного.(57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах передачи и переработки информации. Целью изобретения является повь шение быстродействия и расш реие области пр.вменения путем обеспечения возмо;ности изменения величины мод,ля К.,Устр исто содержит блок управления, входной регистр, р выходных узлов, где р - разрядность кода по модулю К. Для достижения цели в устройство введены два мультиплексора, два дешифратора, коммутатор, -2 с мматоров, кблоков сравнения, рблоков умножения и блок вычитания, 3 ил. кода в код по модулю К; на фиг, 2 - структурная схема блока управления; на фиг. 3 -структурная схема первого дешифратора.Устройство для преобразования двоичного кода в код по модулю К (фиг, 1) содержит входной регистр 1, регистр 2 памяти,коммутатор 3, блок 4 вычитания, второй ипервый мультиплексоры 5 и 6, блоки 71-7 р умножения, сумматоры 81-8-2, блоки 91-9-1сравнения, первый и второй дешифраторы 10и 11, блок 12 управления, группу выходныхузлов 13 ор.1, информационный вход 14, .группу 15 первых установочных входов,вход 16 запуска. группу 7 вторых установочных входов, первый и второй выходы 18,19 блока управления, выходы 20 устройства,выходы 211-21 кблоков сравнения.Блок 12 управления (фиг. 2) содержиттриггер 22, генератор 23 тактовых импульсов, вычитающий счетчик 24, дешифратор25, три элемента ИЛИ 26-28, формирователь 29 импульсов, два элемента 30, 31 зад, элемент И 32,30 35 входов 14. Импульс запуска сбрасывает содержимое выходных узлов 13, выполнен 45 50 Первый дешифратор 10 (фиг, 3) содержит группу элементов НЕ 33 тк-т, группу элементов И 34 т-2 и шифратор 35.Устройства работает следующим образом.Перед началом работы по входам 15 в регистр 2 памяги заносится двоичный код модуля результирующего выходного кода - число К (например. при К=б в регистр 2 заносится кад "110"), После его занесения и появления числа "К" на входах блоков умножения на их выходах формируются коды степеней модуля К. так как всегда на первый информационный вход мультиплексора б подается .код "001", на группах входов мультиплексора б с второй по р-ю присутствуют двоичные коды: Ка К К 2 Кр т счетчик 24 блока 12 заносится код "Р", определяющий разрядность выходного К- ичного кода (цепи начальной записи не показаны на фиг. 1, 2). Сигналы с выхода счетчика 24 обеспечивают до начала работы формирование на выходе мультиплексора бр-ткода "К ", Этот код позволяет формировать на выходах сумматоров 8 коды соответственно Кр , 2 К" (К)Кр, которые подаются на первые входы блоков 9 сравнения, на вторые входы блоков 9 подается код исходного числа с входного регистра 1 (до запуска - произвольное, например нулевое, числО). Все числа в данном устройстве представлены в виде их двоичных эквивалентов.Перед запуском устройства на входах 14 устанавливается код исходного преобразуемого числа.В работу устройство запускается импульсом на входе 15, который в течение своей длительности переключает коммутатор так, что на его выходы поступает код с ных, например, в виде регистров памяти. В блоке управления импульс запуска устанавливает в "1" триггер 22, разрешающий работу генератора 23 тактовых импульсов, а также, проходя через элемент ИЛИ 26, фоомирователь 29 импульсов по выходу 19 записывает код исходного числа в регистр 1. Исходное числа поступает на вторые группы входов блоков 9 сравнения, формирующих единичные сигналы в там случае, когда код из регистра 1 меньше кода с соответствующего сумматора 8 (этот сигнал формируется на выходе 21, выходе типа "меньше"), Если число с регистра 1 больше или равно коду с сумматора. на выходе 21 нулевой потенциал.В дешифраторе 10 (фт 1 г. 3) элементы НЕ 33 и И 34 преобразуют совокупность входных сигналов в позиционный единичный 5 10 15 20 25 код, в котором место единицы" соответствует числу от "0" до "К", что и является единичным кодом коэффициента в результирующем коде старшего разряда выходнорго числа на первом этапе - степени К" Шифратор 35 преобразует этот единичный код в двоичный и выдает его одновременно на информационные входы всех узлов 13 (заметим, что совокупность сигналов с выходов 21 всегда имеет вид "0011", в крайних случаях - "11" и "00").Сигнал запуска, пройдя через элемент ИЛИ 27 и элемент 31 задержки, поступает на разрешающий вход дешифратора 11, на информационных выходах которого Формируется номер разряда (начиная с р-го), в который необходимо записать сформированный в блоке 10 коэффициент, Длительность задержки элемента 31 выбирается тем, чтобы закончились переходные процессы в блоках 9 и 10. На первом этапе работы (от импульса запуска), так как счетчик 24 находится в состоянии "Р - 1", формируется сигнал на (р)-м выходе блока 11 и полученный коэффициент К-ичного кода записывается в (р)-й выходной узел 13, На этом заканчивается первый этап (анализ старшего разряда выходного кода) работы устройства. Последующие этапы проходят под управлением в качестве запускающих импульсов с генератора 23. Их особенности,Еще до момента формирования первого тактового импульса с генератора 23 коэффициент с выхода дешифратора 1 О поступает на управляющие входы мультиплексора 5 и коммутирует на его выходы содержимое соответствующего сумматора 8 (либо нулевой код с первой группы информационных входов мультиплексора 5 при нулевом соответствующем коэффициенте данного разряда К-ичного кода), Этот код с выхода блока 5 поступает на вход "вычитаемого" блока 4, на вход "уменьшаемаго" которого постоянно поступает код числа с выхода регистра 1. На выходах блока 4 формируется код разности этих чисел и, так как запускающий импульс уже закончился, через коммутатоо поступает на информационные входы регистра 1. Импульс с генератора 23, проходя через элементы ИЛИ 26, задержки 29 осуществляет запись полученной разности.в регистр 1. После этого, проходя через элемент 30 задержки (длительность задержки которого больше, чем соответствующая длительность элемента 29), декрементирует садержилтое счетчика 24, после чего на выходе л 1 ультиплексора 6 Формируется двоичный код следующего, меньшего разряда степени К(на-.1втором этапе - код Ки т.д ). Блоки 8 и 9 работают аналогична первол 1 у этапу, но сновыми кодами. На выходе блока 10 формируется аналогично новое - для следующего .разряда выходного кода - значение коэффициента. Дешифратор 11 по группе входов готов подключить следующий (на втором этапе (Р)-й) блок 13 к выходу блока 10, т.е. организовать запись, Импульс с генератора 23 через элементы 30, ИЛИ 27 и 31 формируется на выходе 18 блока 12. По этому сигналу осуществляется запись следующего коэффициента в следующий узел 13. Далее работа с каждым тактовым импульсом проходит аналогично.В общем случае функционирование устройства требует Р тактов работы генератора 23. Однако преобразование может завершиться и раньше.В том случае, когда на любом этапе работы устройства число, записанное в регистр 1, в точности равно числу с выходов одного из сумматоров 8, появляется сигнал на выходе "Равно" соответствующего блока 9 сравнения, Этот сигнал поступает в блок 12 управления на элемент ИЛИ 28 и далее на элемент И 32. В момент записи соответствующего коэффициента в выбранный узел 13 формируется сигнал на выходе элемента И 32, устанавливающий счетчик 24 вновь в состояние "Р - 1" и сбрасывающий триггер 22 в нулевое состояние, после чего работа заканчивается.В обычном случае работа заканчивается после перехода счетчика 24 в нулевое состояние, на которое настроен дешифратор 25, выдающий сигнал, который через элементы ИЛИ 28 и И 32 осуществляет ранее описан 5 10 % 15 20 25 30 35 ные действия. Сигнал окончания работы может выдаваться пользователю, например, с выхода элемента И 32.Число блоков 7, 13 и прочие параметры устройства, связанные с разрядностью К- ичного кода - числом Р - выбираются из следующих соображений. Пусть максимальное двоичное число, преобразуемое устройством, равно Мраке, пусть минимальный модуль для устройства - Км н, В этом случае значение Р выбирается из выражения Кин Имкс, При смене модуля достаточно в регистре 2 сменить значение "К".Новый цикл преобразования определяется подачей импульса на вход 15 запуска, до этого момента новое число должно подаваться на входы 14 устройства.Если необходимо получить не само число "по модулю К", а остаток от входного двоичного числа по модулю К, достаточно проигнорировать информацию в узлах 13, а по окончании работы устройства проанализировать содержимое узла 13 о, в этом блоке после преобразования и содержится остаток.Таким образом, заявляемое устройство позволяет осуществить все функции прототипа, однако затрачивает на операцию преобразования лишь Р тактов работы. в то время как протогип требует более Р" К тактов. Кроме того, заявляемое устройство позволяет изменять модуль выходного кода простым способом. в то время как прототип требует замены большей части блоков, будучи жестко настроенным на определенный модуль.Формула изобретения Устройство для преобразования двоичного кода в код по модулю К, содержащее блок управления, входной регистр, регистр памяти и Р выходных узлов, где Р - разрядчость кода по модулю К, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и расширения области применения путем обеспечения воэможности изменения величины модуля К. в него введены блок вычитания, коммутатор, первый (Р)-й блоки умножения, первый и второй мультиплексоры, первый и второй дешифраторы, (К 2) сумматоров, и (К - 1) блоков сравнения, первые инфорл 1 ационные входы кол 1 мутатора являются информационными входал 1 и устройства, управляющий вход коммутатора обьединен с первым входом блока управления, входами сброса всех выходных узлов и является входом запуска устройства. первые информационные входы первого мультиплексора обьединены с первыми входами всех блоков умножения и вторыми входами первого блока умножения и являются первыми установочными входами устройства, вторые информационные входы первого мультиплексора являются вторыми установочными входами устройства, входы с 1-го блока умножения (где =1, Р) соединены с (+2)-ли информационными входами первого мультиплексора и вторыми входами (+1)- го блока умножения, выход (Р - 1)-го блока умножения подключен к (Р+1)-му информационному входу первого мультиплексора. выоды которого подключены к первым входал 1 первого блока сравнения, всех сумматоров и второго мультиплексора и вторым входам первого сул 1 матора, выход )-го сумл 1 аторэ, )=1, К-, соединен с первыми входами (1)-го блока сравнения, с +2)-ми вадал 1 и второго мультиплексора и, крол 1 е(К-го сумматора, с вторыми входами (+1)- го сумматора, установочный вход второго мультиплексора соединен с шиной логического нуля. выходы второго мультиплексора подключены к первым входам блока вычитания, выходы которого соединены с вторыми информационными входами коммутатора, выходы которого подключены к информационным входам входного регистра, выходы которого соединены с вторыми входами блока вычитания и всех блоков сравнения, выходы "Меньше" и "Равно" которых подключены соответственно к входам первого дешифратора и вторым входам блокауправления, первые выходы которого подключены к управляющим входам первого мультиплексора и информационным входам второго дешифратора, выходы которого соединены с входами синхронизации выходных узлов, второй и третий выходы блока управления подключены соответственно к управляющему входу второго дешифратора и входу синхронизации входного регистра, . выходы первого дешифратора подключены к управляющим входам второго мультиплексора и информационным входам всех выходных узлов, выходы которых являются выходами устройства,.Гагарина, 101 изво аз 510 Тираж ПодписноеВНИИПИ Государственного комитета по изобретениям и открытйям при ГКН113035, Москва, Ж, Раушская наб., 4/5