Преобразователь сигналов с адаптивной дельта-модуляцией со слоговым компандированием в сигналы с нелинейной импульсно кодовой модуляцией

СОЮЗ СОВЕ ТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19) 111) 76 3 М 7/34, 7/3 МИТЕТОТКРЫТИЯМ ГОСУДАР СТ ВЕ ННЫ ЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕН ОМУ СВИДЕТЕЛЬСТВ АВТ ским решеь дельта-мола в ный сигнал, пульсов, упформиро еверсивн ва- ый(71) Самарский электротехнический инсттут связи(56) Авторское свидетельство СССРВ 1216831, кл. Н 03 М 7/36, 1984,Авторское свидетельство СССРМ 1347190, кл, Н 03 М 7/34, 1986,(54) ПРЕОБРАЗОВАТЕЛЬ СИГНАЛОВАДАПТИВНОЙ ДЕЛЬТА-МОДУЛЯЦИЕЙ ССЛОГОВЫМ КОМПАНДИРОВАНИЕМСИГНАЛЫ С НЕЛИНЕЙНОЙ ИМПУЛЬСНКОДОВОЙ МОДУЛЯЦИЕЙ(57) Изобретение относится к вычислителной технике и технике электросвязи, Е Изобретение относится к вычислительной технике и технике электросвязи и предназначено, в частности, для сопряжения цифровых дельта-модулированных (ДМ) и импульсно-кодомодулированных (ИКМ) каналов связи. Последовательный поток 1024 кБит/сек с адаптивной дельта-модуляцией со слоговым компанированием, несущий информацию о 32-х канальной группе, преобразуется в последовательный 32-х канальный поток 2048 кБит/сек нелинейного 8-ми разрядного ИКМ-кода, Преобразование вида "код" - "код", минуя этапы "код" - "аналог" и "аналог" и "аналог" - "код", обеспечивает сопряжение цифровых электронных АТС различных типов.Известен преобразователь дельта-модулированного сигнала в импульсно-кодо- модулированный сигнал, содержащий использование для сопряжения дельта-модулированных (ДМ) и импульсно-кодомодулированных (ИКМ) каналов связи позволяет повысить точность преобразования и расширить дельта-модуляцией, Преобразователь содержит селектор пачек символов, реверсивный счетчик, управляемый делитель частоты, формирователь коэффициентов деления, синхронизатор, кодопреобразователь и выходной регистр. Благодаря введению блоков оперативной памяти, коммутатора адресов и реверсивного счетчика шаг квантования преобразуемого сигнала адаптируется к крутизне сигнала с ИКМ, а закон нарастания и спада шага квантования близки к реальным в ДМ-кодере. Кроме того, обеспечивается преобразование многоканальных сигналов. 1 ил. делитель частоты, анализатор полярности, элемент "НЕ", два счетчика, элемент сравнения, реверсивный счетчик, регистр сдвига, первый и второй элементы "И", элемент "ИЛИ-НЕ", блок триггеров задержки и мультиплексор, Недостатком этого преобразователя является узкий динамический диапазон и малое отношение сигнал/шум из-за отсутствия адаптации шага квантования к уровню сигнала во входном дельта-потоке, и использования линейной ИКМ в выходном потоке,Наиболее близким техничением является преобразователдулированного сигнаимпульсно-кодовомодулировансодержащий селектор пачек имравляемый делитель частоты,тель коэффициентов деления, рсчетчик, синхронизатор, кодопреобразователь и выходной регистрНедостатками этого преобразователяявляются невысокая точность преобразования, осуществляемого к тому ке только над 5одним сигналом.Целью изобретения является повышение точности преобразования и расширение области применения эа счетобеспечения преобразования многоканального сигнала с дельта-модуляцией,Функциональная схема преобразователя приведена на чертеже,Преобразователь содержит первыйблок 1 оперативной памяти, селектор 2 пачек символов, первый реверсивный счетчик3, второй блок 4 оперативной памяти, управляемый делитель 5 частоты, формирователь6 коэффициентов деления, синхронизатор7, коммутатор 8 адресов, второй реверсивный счетчик 9, третий блок 10 оперативнойпамяти, кодопреобраэоватепь 11, четвертый блок 12 оперативной памяти и выходной регистр 13, На чертеке обозначенытакже информационный вход 14, вход 15 25цикловой синхронизации и тактовый 16вход,Г 1 реобраэователь слгналов с адаптивной дельта-модуляцией со слоговым компандированием в сигналы с нелинейной 30импульсно-кодовой модуляцией работаетследующим образом.На информационный вход 14 первогоблока 1 оперативной памяти поступает последовательный по 1 ок 1024 кБит-сек адаптивной дельта-модупяцией со слоговымкомпандированием, несутлй информациюо 32-х канальнойрупг 1 е.Этот сигнал преобразуе 1 ся непосредственно в 32-х ка и ьныи поток 2048 кБит/сек 40нелинейного .4 КЧ-кода. Характер адаптации шага квантования, время установленияи величина шага в установившемся режимедолжны приближаться к реальным, имеющимся в дельта-кодере, Закон нелинейного 45кодирования ИКЫ-отсчетов и число разрядов "слова" также должны соответствоватьреальному ИКМ-кодеру,Время задержки сигнала в преобразователе выбирается из компромиссных соображений: с одной стороны, оно должно бытьпо возможности большим (соизмеримым современем адаптации шага квангования вдельта-кодере со слоговым компандированием) для достоверного накопления информации о числе четверок дельта-отсчетоводного знака в данном отрезке сигнала; сдругой стороны, дополнительная задержкасигнала в преобразователе кода не должнасущественно увеличивать общую задержку в канале связи, В предложенном преобразователе общая задержка составляет Тз = 2 Т - - 8 мсек. причем в течение времени Т =- 4 мсек происходит накопление по каждому иэ 32 каналов 128 дельта-отсчетов, следующих с частотой квантования 1= 32 кГц, За этот1же отрезок времени осуществляется считывание по каждому каналу ранее накопленных 32 отсчетов нелинейного 8-ми разрядного ИКМ-кола, следующих с частотой квантования 1 к = 8 кГц в выходном последовательном потоке 2048 кБит/сек выходного регистра 13.В синхронизаторе 7 путем последовательного деления частоты 1 т =- 2048 кГц, поданной на тактовый вход 16, вырабатывается сетка частот: 1024; 512;256; 128; 64; 32; 16; 8; 4; 2; 1; 0,5, 0,25: 0,125 кГц, Нижняя частота сетки частот 1 н = 0.125 кГц определяет цикл обработки запись/считывание отрезка сигнала Т =- 4 мсек, Цикловая сихрониэация. обеспечивающая распредпение инФормации по каждому из 32 каналов связи, осуществляется путем подачи на вход 15 цикловой синхронизации последовательности ц8 кГц для сброса в нуль соответствующих счетчиков в составе синхронизатора 7, С его выходов сетки частот поступают на информационные входы коммутатора 8 адресов. Управляемый по сигналу эапись-считывание с частотой 1 н=0,125 кГц, коммутатор 8 адресов обеспечивает подачу на адресные входы первого блока 1 и четвертого блока 12 оперативной памяти нужной последовательности смены адресов при записи и считывании входной и выходной информаоии,Входная информацля в составе после. довательного дельта-потока 1024 кБит/сек сформирована в виде четверок депьта-отсчетов по каждому иэ 32 каналов. Продолжительность каждой четверки г =- =- 3,9 мксек, за время цикла1024 кгц1Т = - = 125 мксек по всем 32 каналам1 цпроходит по одной четверке депьта-отсчетов, Каждая четверка дельта-отсчетов должна быть преобразована в ИКМ-потоке в один отсчет нелинейного 8-ми разрядного 1 КМ-кода длительностью т = 3,9 мксек по сдному каналу, что соответствует удвоенной скорости передачи по каждому ИКМ каналу 64 кБис/сек по сравнению с 32 кБит/сек по ДМ-каналу,Выходной регистр 13 преобразует параллельный 8-ми разрядный код ИКМ-отсчетов в последовательный поток 64 х 32 кБит/сек.В преобразователе предусмотрена одноканальная обработка многоканальногосигнала. С этой целью запись входной информации в первый блок 1 оперативной памяти осуществляется по меое ее 5поступления по адресам соответствующихканалов и отсчетов (четверок) дельта-потока. Считывание же отрезка ранее накопленной информации Т = 4 мсек, содержэгцего по32 четверки дельта-отсчетов каждого канала, происходит в другой последовательности: сначала из второй половины емкостипервого блока 1 оперативной памяти, отведенной на данном отрезке Т = 4 мсек нэсчитывание, извлекаются подряд 128 дельта/отсчетов по первому каналу, затем 128дельта-отсче 1 ов по вгорому каналу, и т д,вплоть до 32-го канала. э считывание ин -формации по каждому каналу затрачиваетсяинтервал ЛТ = 125 мксек, на ясе 32 канала - 20Т = 4 мсек. К зтсму моменту заканчиваетсязапись новой информации в первую полонину емкости первого блокаоперативнойпамяти, и из нее начинается считьвание, аво вторую половину емкосэи происходит запись текущей информации пп мере ее поступления,В режиме считывания дельта-поток свыхода первоо блока 1 оперативной памяти поступает нэ вход селектора 2 пачек символов, гыделяющего ь составедельта-нотока г;эмки" из четырех или оолееимпульсов подряд одного знаэ По анало.гии с реальным адаптивным дельта-кодеромсо слоговым компандированием, адаптивный шаг квантования в преобразователе кода прямо пропорционален плотностипотока четверок символов одного знака нэвтором выходе селектора 2 па ек символов.Импульс наличия четверки поступает нэ 40суммирующий вход первого реверсивногосчетчика 3, увеличивая его показания, пропорционально крутизне исходного сигнала.Импульс, свидетельствующий об отсутствиичетверки дельта-отсчетов одного знака, появляющийся на первом выходе селектора 2пачек символов, должен уменьшать показания первого реверсивного счетчика 3, кодкоторого пропорционален шагу квантования исходного дельта-потока, Однако непосредственная подача импульсаотсутствия четверки с первого выхода селектора 2 пачек символов нэ вычитаюшиивход первого реверсивного счетчика 3 недопустима из-за неравноценности "весов" наличия и отсутствия четверокдельта-символов одного знака при формировании шага квантования в реальном адаптивном дельта-кодере со слоговымкомандированием. В реальном дельта-кодере импульс наличия четверки увеличивает 8-ми разрядный шаг квантования Н нэ величину Л - 2, тогда как импульс отсутствия четверки снижаетН шэг квантования Н на величину=- Таким образом, даже при максимальномЛ шаге Нмакс = 255, макс= 0,5, пмчн =макс =4 и плотность потока наличия четверок в п =: 4 раза ниже плотности потока их отсутствия в установившемся режиме, после завершения адаптации шага квантования, ПриЛННмэкси 1 мэк,п=- -Г 4 ивремяадаптации шэгэ квантования при нарастании сигнала получэегся значительно меньшим, чем при спаде, а "вес Л наличия четверки отсчетов одного зна (а в и раз больше веса"ее отсутствия. Для выравнивания этик весов" или плотностей потоков импульсов наличия и отсутствия четверок на суммирующем и вычитающем входах первого 3 реверсивного счетчика в установившемся режиме после адаптации шага квантования, на первом выходе селектора 2 пачек символов включен управляемый делитель 5 частоты. Его коэффициент деления задается кодом шага квантования Н с выходов первого 3 реверсивного счетчика с помощью формирователя 6 коэффициентаЛ 1024деления по закону и =- 1- =- - , . Выходпереполнения управляемого делителя частоты 5 подключен к вычитэющему входу первого реверсивного счетчика 3, Б момент окончания обработки 128 дельта-отсчетов данного канала ЛТ = 125 мксек информация о накопленном адаптивном шаге в 8-ми разрядном двоичном коде переписывается с выходов первого реверсивного счетчика 3 в ячейки втооого блока 4 оперативной памяти по адресу данного канала. После этого, в момент начала обработки очередного отрезка сигнала в 128 дельта-отсчетов по следующему каналу, из второго блока 4 оперативной памяти считывается ранее Записанный гуда 8-ми разрядный код шага квантования, сформироеэнныи по результатам анализа предыдущего отрезка сигнала Т =- 4 мсек данного канала,Этот код используется для предустановки первого реверсивного счетчика 3, чем обе печивэется непрерывность процесса адаптации шага квантования,Одновременно с формировэнгем адаптивного шага квантования обработка отрезка Т = 4 мсек сигнала из 128 дель 1 э-отсчетов пс очередному каналу включает г, себя интегрирование дельта-потока с помощьювторого реверсивного счетчика 9. На его объединенный суммирующий/вычитэющий вход поступает дельта-поток с выхода первого блока 1 оперативной памяти, нэ тактовый вход - основная частота группового потока 1 = 1024 кГц. Поступление положительного дельта-импульса 1 увеличивает показания второго реверсивного счетчика 9 на одну единицу, поступление отрицательного дельта-импульса 0 уменьшает двоичный код счетчика 9 на единицу, По входам установки второй реверсивный счетчик 9 устанавливается в начале интервала обработки очередного канала в то состояние. в котором он находился в конце обработки предшествующего отрезка сигнала по данному каналу, С этой целью предшествующий код второго реверсивного счетчика 9 в конце каждого интервала обработки по каждому каналу переписывается в третий блок 10 оперативной памяти в ячейки соответствующего канала, Аналогично и синхронно тому, кэк осуществляется запись/считывание адаптивного кода шага квантования во втором блоке 4 оперативной памяти, предустановка второго реверсивного счетчика 9 также обеспечивает непрерывность процесса обработки сигнала, разбитого на отрезки Т - 4 мсек. Выходной код второго реверсивного счетчика 9, выполняющего Функцию интегрирования дельта-потока, содержит информацию о числе шагов квантования, содержащемся в очередном ИКМ-отсчете, а также о знаке отсчета. В сочетании с информацией о величине шага квантования к данному моменту времени, удается в кодопреобразователе 11 восс 1 ановить значение очередного отсчета данного канала. Кодопреобразователь 11 осуществляет операцию перемножения двух линейных двоичных кодов на его адресных входах: 8-ми разрядного кода шага квантования и пятиразрядного кода модуля числа шагов в отсчете. На выходах кодопреобразователя 11 формируется семиразрядный нелинейный ИКМ-код модуля отсчета, причем старшие 3 разряда кода несут информацию о номере сегмента, а 4 младших разряда указывают на положение модуля отсчета внутри сегмента, В сочетании с информацией о знаке ИКМ-отсчета с шесто о разряда выходов второго реверсивного счетчика 9, восьмиразрядный нелинейный ИМК-код отсчета с выходов кодопреобразователя 11 по сигналу с третьео выхода синхронизатора 7 в конце интервала т = 3,9 мксек записывается в первую половину емкости четвертого блока 12 оперативной памяти, Из второй половины емкости четвертого блока 12 оперативной памяти в зто время происходит считывание восьмиразрядного нелинейного кода ИКМ-отсчетатого же канала, по которому в данный момент в первый блок 1 оперативной памятисовершается запись четверки дельта-отсче 5 тов, но считывание совершается с задержкой Тз = 2 Т = 8 мсек. Управлениезаписью-считыванием с третьего выходасинхронизатора 7 и смена адресов с выходов коммутатора 8 адресов в блоках 1 и 121 О оперативной памяти совершаются с нхронно, С выходов четвертого блока 12 оперативной памяти параллельныйвосьмиразрядный код ИКМ-отсчета переписывается в выходной регистр 13, тактируе 15 мый входной частотой 1, = 2048 кГц тактовойсинхронизации, С выхода выходного регистра 13 сформированный 32-х канальныйИКМ-поток 2048 кБит/сек в последовательном коде поступает в канал связи,20 Таким образом преобразователь сигналов с адаптивной дельта. модуляцией со слоговым ко чпандированием в сигналы снелинейной импульсно-кодовой модуляцией обеспечивает расширение динамиче 25 ского диапазона амплитуд и частотпреобразуемого сигнала благодаря адаптации шага квантования в преобразователе позаконам близким к реальным в адаптивномдельта-кодеое со слоговым компандирова 30 нием; расширение области применения засчет обеспечения преобразования многоканального сигнала,Формула изобретенияПреобразователь сигналов с заданной35 дельта-модуляцией со слоговым компандированием в сигналы с нелинейной импульсно-кодовой модуляцией, содержащийселектор пачек символов, первый выход которого соединен с информационным вхо 40 дом управляемого делителя частоты,первый реверсивный счетчик, выходы которого подключены к входам формирователякоэффициентов деления, выходы которогосоединеныс управляющими входами управ 45 ляемого делителя частоты, синхронизатор,кодопреобразователь и выходной регистр,выход котороо является выходом преобразователя, о т л и ч а ю щ и й с я тем, что, сцелью повышения точности преобразова 50 ния и расширения области применения засчет обеспечения преобразования многоканального сигнала с дельта-модуляцией, впреобразователь введены второй реверсивный счетчик, блоки оперативной памяти и55 коммутатор адресов, первый вход синхронизации является входом цикловой синхронизации преобразователя, второй входсинхронизатора объединен с тактовым входом выходного регистра и является тактовым входом преобразователя,1762411 информационный вход первого блока оперативной памяти является информационным входом преобразователя, выход первого блока оперативной памяти соединен с информационным входом второго ре версивного счетчика и входом селектора пачек символов, второй выход которого и выход управляемого делителя частоты подключены соответственно к суммирующему и вычитающему входам первого реверсивно го счетчика, информационные входы второго блока оперативной памяти соответственно объединены с первыми входами кодопреобразователя и подключены к выходам первого реверсивного счетчика, 15 первый выход синхронизатора соединен с входами режима работы второго и третьего блоков оперативной памяти, выходы которых подключены к установочным входам соответственно первого и второго 20 реверсивных счетчиков, второй выход синхронизатора соединен с тактовыми входами оставитель О,Рев ехред М,Моргента ии рректор С,Лиси эктор Н.Каменская Заказ 3265 ВНИИППодписноебретениям и открытиям при ГКНТ СССРушская наб., 4/5Патент", г, Ужгород, ул.Гагарина, 101 аж комитета по из Москва. Ж, РПроизводственно-издательский комбин реверсивных счетчиков, третий выход синхронизатора подключен к управляющему входу коммутатора адресов и входам режи. ма работы первого и четвертого блоков оперативной памяти, четвертые выходы синхронизатора соединены с адресными входами второго и третьего блоков оперативной памяти и информационными входами коммутатора адресов, выходы которого подключены к адресным входам первого и четвертого блоков оперативной памяти, первые выходы второго реверсивного счетчика соединены с информационными входами третьего блока оперативной памяти и вторыми входами кодопреобразователя, выходы которого и второй выход второго реверсивного счетчика подключены соответственно к первым и второму информационным входам четвертого блока оперативной памяти, выходы которого соединены с информационными входами выходного регистра,