Запоминающее устройство для микропроцессорной вычислительной системы

(51)5 С 11 С 11/О ГОСУДАРСТВЕННПО ИЗОБРЕТЕНИЯМ МИТЕТ ОТКРЫТИЯМ(56) Авторское свидетельство СССР Р 1361623, кл, С 11 С 11/00, 1987.Балашов. Е.П. и др. Микро- и мини- ЭВМ; - Л.: Энергоатомиздат, 1984, рис. 3 " 37(54) ЗАПОМИНА 1)ЩЕЕ УСТРОЙСТВО ДЛЯ МИКРОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть использовано при построении вычислительных устройств с неизменяемой программой на основе микропроцессоров, Целью изобретения является повьппение быстродействия запоминающего устройства. Эапоминающее устройство содержит первый 1 и второй 2 блоки памяти, детектор 3 длины команды, вычитающий счетчик 4 с продустановкой, дешифратор 5нулевого кода, первый формирователь6 коротких импульсов, первый триггер7, элемент ИЛИ 8, первый элемент И-НЕ9, второй триггер 10, второй формирователь 11 коротких импульсов, второй12 и третий 13 элементы И-НЕ. Причтении команды микропроцессор обращается к первому блоку памяти, а приисполнении команды (чтении или записиданных) - к второму блоку памяти. Таккак переключение страниц памяти (блоков памяти) происходит в то рремя,как считанная команда выполняетсямикропроцессором, удвоение адресуемой микропроцессором памяти не приводит к потерям машинного времени.Это увеличивает быстродействие запоминающего устройства и всей микропроцессорной системы. 3 ил.Изобретение относится к вычислительной технике и может быть использовано при построении вычислительныхустройств с неизменяемой программойна основе микропроцессоров.5Целью изобретения является повышеНиебыстродействия запоминающего устройства.На фиг.1 представлена. ФункциональЙая схема запоминающего устройства,йа фиг.2 - возможное построение детектора длины команды и вычитающегосчетчика с предустановкой, на Фиг.3 -возможные реализации формирователей 15Коротких импульсов.Запоминающее устройство содержитпервый 1 и второй 2 блоки (страницы)памяти, детектор 3 длины команды, вычитающий счетчик 4 с предустановкой, 20пешифратор 5 нулевого кода, первыйформирователь 6 коротких импульсов,первый триггер 7, элемент ИЛИ 8, первый элемент И-НЕ 9, второй триггер10, второй формирователь 11 коротких 25импульсов,. второй 12 и третий 13 элементы И-НЕ,Запоминающее устройство работаетследующим образом.По сигналу "Сброс", поступающему 30из микропроцессора на вход 14 сброса.устройства, счетчик 4 устанавливается в нулевое состояние. После этогомикропроцессор начинает цикл чтениякоманды. Микропроцессор подает на ад-ресный вход 15 устройства код адреса,а на вход 16. синхронизации устройства - сигнал синхронизации. Первыммашинным циклом микропроцессора после сброса является цикл чтения кода 40операции. Признаком этого являетсяпоступление сигнала чтения кода операции на вход 17 управления чтениемкода операции устройства. Например,для микропроцессора К 580 ИК 80 этимсигналом является сигнал признакацикла М 1. В момент поступления на: тактовый вход 18 устройства сигналатактового. генератора на выходе элемента И-НЕ 9 формируется сигнал низкого уровня, который устанавливает в"1" триггеры 7 и 10, а также проходитчерез элемент ИЛИ,8 на вычитающийвход 19 счетчика 4 и устанавливает внем ненулевой код,55Разрешающий потенциал с прямоговыхода первого триггера 7 поступаетна вход 20 выборки первого блока 1памяти и на третий вход элемента И-НЕ13. На вход 21 выборки второго блока 2 памяти поступает запрещающий потенциал с инверсного выхода триггера 7. Си налы с прямого и инверсногб выходов триггера 10 соответственно разрешают работу элемента И-НЕ 12 н запрещают работу элемента И-НЕ 13. По сигналу "Чтение" на входе 22 управления чтением устройства из блока 1 памяти на информационный вход-выход 23 устройства считывается код операции, который поступает в микропроцессор. Одновременно этот код поступает на вход детектора 3 длины команды, формируя на его вьмоде 24 двоичный код, соответствующий числу байт (слов), необходимьм для полного считывания команды, уменьшенному на единицу.По сигналу приема на входе 25 управления приемом устройства на вьмоде формирователя 11 формируется короткий импульс положительной полярности. В результате на выходе элемента И-НЕ 12 формируется импульс отрицательной полярности, поступающий на вход 26 записи счетчика 4, который заносит код детектора длины команды в счетчик 4. Кроме того, этот импульс устанавливает в "О" триггер 10, закрывая элемент И-НЕ 12 и открывая элемент И-НЕ 13. Если в счетчике 4 оказывается нулевой код, то на выходе дешифратора 5 нулевого кода Формируется положительный уровень напряжения (логическая "1"), Дпя двухразрядного кода в счетчике 4 детектор 5 нулевого кода может быть реализован на элементе 2 ИЛИ-НЕ. Сигнал с выхода дешифратора 5 запускает Формирователь 6 коротких импульсов, отрицательный импульс на выходе которого устанавливает триггер 7 в нулевое состояние, а также через элемент ИЛИ 8 проходит на вычитающий вход 19 счетчика 4, формируя в нем ненулевой код. При этом сигнал логической единицы с инверсного выхода триггера 7 поступает на вход 21 выборки второго блока 2 памяти, разрешая его работу, а сигнал логического нуля с прямого выхода триггера 7 запрещает работу первого блока 1 памяти. В результате в последующих машинных циклах данной команды микропроцессор обращается к блоку 2 памяти, в котором хранятся данные.Если одно из последующих обращений микропроцессора в память являет45 ся записью данных, то код данных по- .дается на информационный вход-выходустройства 23, а на вход 27 управления записью устройства поступает сигнал записи.Для команд микропроцессора, требующих чтения нескольких байт (слов)из блока 1 памяти, сигнал на выходедеыифратора 5 после первого циклачтения (чтения кода операции) отсутствует, так как в счетчике 4 присутствует ненулевой код. При чтении следующих байт (слов) по сигналам приема на входе 25 устройства на выходеформирователя 11 появляется импульс,который через элементы И-НЕ 13 и ИЛИ8 поступает на вычитающий вход 19счетчика 4 и уменьшает на единицузаписанный в нем код до тех пор, пока он не становится равным нулю,формирование ненулевого кода всчетчике 4 .после сброса микропроцессора (и обнуления счетчика 7), а также после окончания выполнения считывания каждой команды необходимо длятого, чтобы на выходе дешифратора нулевого кода 5 обеспечить положительньд перепад напряжения в том случае,если первая после сброса и любая следующая команда будут длиной один байт(одно слово) и в счетчик 4 с выходадетектора длины команды 3 будет заноситься нулевой код.1Схема возможной реализации на интегральных микросхемах детектора 3длины команды и вычитающего счетчика 4 с предустановкой показана нафиг.2. В случае, если при чтении кода операии считан недопустимый код, А 0детектор формирует сигнал ошибки, которьп может быть подан в микропроцессор для аварийной остановки. Возможная реализация формирователей коротких импульсов и временные диаграммыих работы показаны на фиг.З.Таким образом, при чтении команды(кода операции и оперантов или адресов) микропроцессор обращается к блоку 1 памяти, а при исполнении коман Оды (чтении из оперативной памяти илизаписи в нее) микропроцессору предоставляется блок 2 памяти, Следующаякоманда микропроцессора опять начинается с машинного цикла чтения кодаоперации и осуществляется аналогично.Так как переключение страниц памяти (блоков памяти) происходит в товремя, как считанная команда выполняется микропроцессором,. удвоение адресуемой мкропроцессором памяти не приводит к потерям машинного времени, Это увеличивает быстродействие запоминающего устройства и всей микропроцессорной системы.формул а и з о б р е т енияЗапоминающее устройство для микропроцессорной вычислительной системы, содержащее первый и второй блоки памяти, адресные входы которых объединены и являются адресным входом устройства, информационные входы-выходы объединены и являются информационным входом-выходом устройства, входы управления чтением объединены и являются входом управления чтением устройства, а вход управления записью второго блока памяти является входом управления записью устройства, о т л и ч а ю щ е е с я тем, что, с целью повьшения быстродействия, в него введены детектор длины команды, вычитающий счетчик с предустановкой, первый и второй триггеры, дешифратор нулевого кода, первый и второй формирователи коротких импульсов, элемент ИЛИ, первы, второй и третий элементы И-НГ, причем вход детектора длины команды соедне с информационным входом-выходом устройства, а его выход соединен с входом предустановки вычитающего счетчика, вход установки в нулевое состояние вычитающего счетчика является входом сброса устройства, выходы нычитающего счетчика подключе- ны к входам дешифратора нулевого кода, выход которого через первый формирователь коротких импульсов соединен с входом установки в "0" первого триггера и первым входом эЛемента ЛП выход элемента ИЛИ подключен к вычитающему входу вычитающего счетчика, прямой выход первого триггера соединен с входом выборки первого блока памяти и третьим входом третьего элемента И-НЕ, а инверсный выход первого триггера подключен к входу выборки второго блока памяти, первьн, второй и третий входы первого элемента И-НЕ являются соответственновходом управления чтением кода операции, входом синхронизации и тактовым входом устройства, а его выход соединен с входом установки в "1" второго триггера, вторым входом элемента ЮП 1 и входом установки в "1" первого триггера, прямой выход второго триг 7 1654871гера подключен к второму входу второго элемента И-НЕ, инверсный выходВторого триггера соединен с вторымВходом третьего элемента И-НЕ, выходВторого элемента И-НЕ подключен кВходу записи вычитающего счетчика иВходу установки в "О" второго триггера, выход третьего элемента И-НЕ подключен к третьему входу элемента ИЛИ, первые входы второго и третьего элементов И-НЕ объединены и подключены к выходу второго Формирователя коротких импульсов, вход которого является входом управления приемом устройства.1 Ь 54871 кРЮ Составитель Г.Аникеевактор И,щербак Техред Л.Олийнык Корректор Л Пата тент",жгород, ул. Гагарин ательский комбинат зводственн Заказ 1954 Тираж 350ВНИИПИ Государственного комитета но13035, Москва, ЖПодписноеобретениям и открытиям при ГЕНТ СССРРаушская наб., д. 4/5