Постоянное запоминающее устройство

р 1) С 11 С 1700 САНИЕ ИЗОБРЕТЕНИЯ гсалаюввнй иоииттщ а:вена и щщлишПфй ПЯТ ССОР АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР Р 905858, кл. Г 11 С 17(00, 1981.Авторское свидетельство СССР Р 746730, кл. С 11 С 17/00, 1978(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, 801645999 А 1предназначено для построения постоянных запоминающих устройств с малой потребляемой мощностью. Целью изобретения является уменьшение потребляемой мощности и повыщение быстродействия постоянного загоминающего устройства. Поставленная цель достигается тем, что устройство содерзнт селектор 8 адреса, блок 9 управления, фогт.ирователь 1 О разрядного тока, блоки 11 согласования нагрузки с соответс; вующими связями. Введение селектора 8 адреса и блока 9 управления позволяет значительно1645999 1 О уменьшить потребляемую постоянйьмзапоминающим устройством мощностьза счет того, что напряжение питания подается только на тот запоминающий модуль 4, иэ которого считывается информация, и только на товремя, которое необходимо для выборкииз него данных. Введние Формирователя 10 разрядного тока позволяет дополнительно уменьшить длительностьимпульса напряжения, питания на запоминающем модуле 4 за счет ускореИзобретение относится к автоматике и вычислительной технике и предназначено для построения постоянныхзапоминающих устройств с малой потребляемой мощностью.Целью изобретения является уменьшение потребляемой мощности и повышеиие быстродействия постоянного запоминающего устройства.На фиг. 1 представлена структурная схема постоянного запоминающего устройства (ПЗУ); на фиг. 2ЗОэлектрическая схема дешифратора,на фиг. П - электрическая схемаформирователя импульса, на фиг.4электрическая схема селектора адреса, на фиг. 5 - электрическая схеП 5ма блока управления, на фиг. 6 -,электрическая схема формирователяразрядного тока.Устройство содержит два регистра 1 и 2 адреса, накопитель П, состоящий из запоминающих модулей 4,дешифратор 5, формирователи 6 импульса, регистр 7 признаков, селектор 8 адреса, блок 9 управления,формирователь 10 разрядного тока,блоки 11 согласования нагрузки, адресные входы 12, вход 13 управлениярежимом и вход 14 питания.Устройство состоит из транзисторных матриц (серии 2 ТС 622, 1 НТ 251,286 ЕПП), работающих в ключевых режи 50мах, микросхем, выполненных по КИОПтехнологии (серии 564, 588), имеющихкрайне малую потребляемую мощность(статический ток потребления всегоустройства составляет порядка 20 мА)и запоминающих модулей на микросхемах, выполненных по ТТЛ-технологии(серия 556 РТ 7, ток потребления одной нив нрстцес а выключения формирователя 6 импульса после поданного нанего сигнала выключения. Введениеблока 11 согласования нагрузки позволяет сократить время цикла обращения к постоянному запоминающему устройству за счет того, что не надо.ждать, когда к началу следующего считывания данных иэ накопителя П остаточное напряжение на запоминающихмодулях 4 уменьшится практически донуля. 6 ил.микросхемы до 180 У), причем разрядн ость запоминающего модуля 4 и регистр,", 7 признаков равна разрядности "лова данных прибора, в котором используется ПЗУ.Напряжение входа 14 питания подается на все блоки ПЗУ, кроме . запоминающих модлей 4, формирователя 10 разрядного тока и блоков 11 согласо" вания г,.гр,ки. Напряжение входа 15 питания п дается только на блоки формирова;лей 6 импульса.Устройство работает следующим образом.Поступающий на адресные входы 12 адрес синхронизируется управляющим сигналом по одномуразряду входа 13. При совпадении пришедшего адреса с заданным на селекторе 8 адреса последний вирабатывает сигнал, разрешающий работу дешифратора 5, блока 9 управления и регистра 7 признаков. С дешифратора 5 на один из формирователей 6 импульса подается сигнал, разрешающий формирование импульса напряжения питания на соответствующей шине питания запоминающего модуля 4 и блоке 11 согласования нагрузки. Блок 9 управления, начиная работу одновременно с дешифратором 5, через время задержки вырабатывает сигнал выключения формирователей 6 импульса и затем сигнал записи выбранной информации в регистр 7 признаков и включения формирователя 1 О разрядного тока, выход которого осуществляет активное рассасывание заряда с формирователя 6 импульса, обеспечивая его более быстрое закрывание и, следовательно, понолнительно уменьшая длительность импульса пи 5164599 тания на запоминающем модуле 4. После записи данных в регистр 7 признаков селектор 8 адреса выдает на выход индикации завершения выборки соответствующий сигнал.После выключения формирователя 6 импульса на запоминающем модуше 4 еще некоторое время сохраняется остаточное напрявение, которое постепенно уменьшается за счет внутреннего сопротивления микросхем запоминающего модуля 4. Когда напрявение становится мечьше уровня, допустимого по техническим условиям, не гарантируется правильная работа микросхем даве при наличии на их входах достоверных логических сигналов. При этом, если к началу считывания данных из запоминающих модуля 4 остаточное напрявение на другом запо минпющем модуле 4 больше 2-3, 5 В, возмовно самопроизвольное о 1 крывание выходных каскадов этого запоминающего модуля 4 и искашение считываемой информации. Чтобы уменьшить время цик ла обращения к запоминающему устройству, не окидая, когда остаточное напрявение на запоминающих модулях 4 уменьшится до безопасных жаровней (менее 1 В), между шиной питания кавдого запоминающего модуля 4 и шиной нулевого потенциала включается блок 11 согласования нагрузки, который обеспечивает уменьшение остаточного напряаения на запоминающем модуле 4 к моменту следующего считывания информации практически до нуля. формула и э о б р е т е н и я40Постоянное запоминающее устройство содершащее два регистра адреса, соответствующие входы которых объединены и являются адресными входами устройства, накопитель, состоящий 45 иэ запоминающих модулей, адресные 9 6вх.ды которых соединены с соответствующими выходами первого регистраадреса, дешифратор, инфорйационныевходы которого соединены с соответст-вующими выходами второго регистраадреса, формирователи импульса, входы выборки которых соединены с соответствующими выходами дешифраторз,входы питания формирователей импульса объединены и являются входом питания устройства, а выходы соер иеныс входами питания соответствующих запоминающих модулей, регистр признаков,инф рмаиионные входы которого соединены с соответствующими выходаезапоминающих модулей, а выходы являются выходами устройства, о тл и ч а ю щ е е с я тем, что, сцелью уменьшения потребляемой мощности н повышения быстродействия устройстьа, оно содервит селектор адреса, блок управления, формировательраэрядНОГо тОКа, бЛОКИ СОГЛаСаВаинянагрузки, входы которых соединены свыхо.ами соответствующих формирователей импу;ьса, тактовые входы которых соединены с выходом ограничениядлительности импульса блока управления, выход управления записью которого соединен с входом формирователяразрядного тока : входом записи регистра признаков, вход выборки которого соединен с входом выборки дешифратора, информационным входом блока управления и первым выходом селектора адреса, адресные входы к оторогоСоединены с соответствующими входами второго регистра адреса, информационные входы селектора адреса являются входами управления ревимом устройства, а второй выход являетсявыходом индикации завершения выборкиустройства, выход формирователя разрядного тока соединен с входами пере"заряда формирователей импульса.1645999 Составитель С,Королевдактор А.Лепнина Техред С,Мигунова Корректор Н.Ревск Производственно-издательский комбинат "Патент", г. Убого ул. Гаг арина, 1 аказ 1352 Тирам 351НИИПИ Государственного комитета по из113035, Москва, Ж, Р Подписноетениям и открытиям при ГКРГ СССРскан наб., д. 4/5