Устройство для формирования временных интервалов

Изобретение относится к импульснойтехнике и может быть использовано вцифровых осциллографах и анализаторах логических сигналов,Целью изобретения является расширение функциональных возможностейустройства и повышение быстродействия.На фиг. 1 представлена блок-схема 10устройства для формирования временных интервалов; на фиг, 2 - примервыполнения запоминающего блока,Устройство для формирования временных интервалов содержит (фиг. 1) 15элемент И 1, элемент 2 задержки, запоминающий блок 3, триггеры 4-6,счетчики 7-9 импульсов, коммутаторы10 и 11, элементы ИЛИ 12, дешифратор 13, входную шину 14, шину 15 20управляющих импульсов, шину 16 "Пуск"и шину 17 тактовых импульсов.Входная шина 14 подключена к информационному входу запоминающего 25 блока 3, первый вход записи которого соединен с .выходом элемента И 1 непосредственно, остальные входы записи подключены к выходу элемента И 1 через элемент 2 задержки, входы выборки запоминающего блока подключены через элементы ИЛИ 1,2 к выходам дешифратора 13, другие входы элементов ИЛИ 12 объединены и подключены .к управляющим входам коммутаторов 10 и 11, к выходу триггера 5 и к К- входу триггера 6, Р-вход которого соединен с выходом запоминающего блоФ ка 3, первая и вторая группы адресных входов которого подключены соот ветственно к выходам счетчиков 8 и 9, ,выход переполнения счетчика 9 соединен с С-входом триггера 5 и с К-входом триггера 4, Я-вход которого подключен к шине 16, К-входу триггера5 и К-входам счетчиков 8 и 9, С-входы которых соединены с выходами коммутаторов 10 и 11, вторые входы которых объединены и подключены к выходу переполнения счетчика 7, выходыкоторого соединены с входами дешифратора 13, С- и К-входы счетчика 7 соединены соответственно с С-входомтриггера 6, шиной 17 и инверсным выходом триггера 4, прямой выход которого соединен с входом элемента И 1, другой вход которого соединен с шиной 15 первые входы коммутаторов 10 и 11 соединены соответственно с(и)- и ( 2 п)-выходами элемента 2 задержки.Запоминающий блок 3 содержит (фиг. 2) элемент ИЛИ 18, блоки 19 и 20 памяти, причем выходы блоков 19 и 20 памяти соединены с входами элемента ИЛИ 18, выход которого является выходом запоминающего блока 3, адресные входы блоков 19 объединены и являются первой группой адресных входов блока 3, адресные входы блоков 20 объединены и являются второй группой адресных входов блока 3, информационные входы блоков 19 и 20 объединены и являются информационными входами блока 3, входы записи блоков 19 и 20 объединены и являются входами записи блока 3, входы выборки блоков 19 и 20 объединены и являются входами выборки блока 3,На входную шину 14 подается последовательность, подлежащая расширению, на шину 15 управляющих импульсов подается последовательность импульсов, равнаяТуп,и ез 2 п,где Т - период следования импульуп,исов;время задержки одного отвода элемента 2 задержки;2 п - количество входов записизапоминающего блока 3.На шину 17 тактовых импульсов подается последовательность импульсов, период следования которой определяет масштаб расширения последовательности импульсов, который равенТуа,и 2 пКРфсф Тт.игде Тт- период следования тактовых импульсов.Устройство работает следующим образом.В исходном состоянии КЯ-триггер 4, Р-триггер 6 и счетный триггер 5 находятся всброшенном состоянии, счетчики 8 и 9 в нулевом состоянии, что соответствует выбору первого ад :реса запоминающего блока 3.При подаче импульса на шину 16 КВ-триггер 4 устанавливается в единичное состояние и подтверждается сброшенное состояние счетчиков 8 и 9, счетного триггера 5 и Р-триггера 6Эта начало режима записи входных импульсов па шине 14. На вход элемента 2 задержки и первый вход записи запоминающего блока 3 подаются через элемент И 1 импульсы с шины 15 управляющих импульсов. Нулевой уровень с инверсного выхода КБ-триггера 4 удерживает счетчик 7 в сброшенном состоянии. Нулевой уровень с выхода триггера 5 через все эле - менты ИЛИ 12 обеспечивает выборку всех блоков 19 запоминающего блока 3, а на С-входы счетчиков 8 и 9 через коммутаторы 10 и 11 подаются соответственно импульсы с (д - 1) - и (2 п)-выходов элемента 2 задержки, так как на вход управления первого 10 и второго 11 коммутаторов подан нулевой уровень с выхода триггера 5,Импульс с выхода элемента И 1, поданный на первый вход записи запоминающего блока 3, записывает значение уровня импульсной последовательности в первый адрес первого блока 19 запоминающего блока 3. Через время импульс с первого выхода элемента 2 задержки записывает во второй блок 19 запоминающего блока 3 значение уровня импульсной последовательности в этот момент времени, еще через времязначение уровня имЭпульсной последовательности в этот момент времени записывается в третий блок 19 запоминающего блока 3 и так далее по последний блок 19 запоми нающего блока 3. Во время этого процесса, когда запишется значение уровня импульсной последовательности импульсом с (п)-выхода элемента 2 задержки, задним фронтом этого же импульса перестанавливается счетчик 8 на выборку следующего, второго адреса с первого по и-й блоков 19, а следующий импульс с п-выхода элемента 2 задержки записывает значение уровня импульсной последовательности в первый адрес первого блока 20 запоминающего блока 3, адрес которого выбирается счетчиком 9, который пере- устанавливается на выбор второго адреса блоков 20 только задним фронтом импульса с (2 п)-выхода элемента 2 задержки, когда завершается запись в последний блок 20 запоминающего блока 3.Следующий цикл записи в блоки 19 повторяется аналогично, только во вторые адреса блоков 19, далее в третьи адреса, четвертые и так далее,включая последний,Переустановка адресов блоков 19 и20 происходит в два момента времени,5так как смена адреса блоков 19 должна происходить после записи значенияуровня импульсной последовательностив последний блок 19 запоминающегофблока 3 импульсам с (2 п)-выходаэлемента 2 задержки, т.е. через время(2 п), а учитывая, что начало следующего периода импульсов, поданныхс шины 15, равно С з 2 п, то на времявыборки адреса блоков 19 остаетсявремя, равное еэ 2 п - 6 (2 п), т.е.равноеВ предлагаемом устройстве должнособлюдаться следующее соотношение20( г: и,Н.Агде Т - время выборки адреса каждого из блоков 19 запоминаю щего блока 3.Импульс записи в последний адреспоследнего блока 19 запоминающегоблока 3 с выхода элемента 2 задержкивызывает переполнение счетчика 9 и установку его в исходное нулевое состояние и формирование с его выхода переполнения импульса, передний фронт которого сбрасывает КЯ-триггер 4, азадний фронт устанавливает в единицу счетный триггер 5, единичный уровень с выхода каторога через всеэлементы ИЛИ 12 отключает выборку запоминающего блока 3, переключает коммутаторы 10 и 11 на передачу импуль сов переполнения счетчика 7 на Свходы счетчиков 8 и 9 и снимает сосброса П-триггер 6. Это окончание режима записи и начало режима воспроизведения логической последовательности. Нулевой уровень с прямого выхода КЯ-триггера 4 запрещает прохождение временных импульсов на входэлемента 2 задержки, а единичный уровень с КЯ-триггера 4 разрешает счетимпульсов с шины 17 тактовых импульсов счетчиком 7.Да прихода и во время действияпервого тактового импульса счетчик 7находится в нулевом состоянии, чтасоответствует нулевому уровню напервом выходе дешифратара 13, Этотуровень через элемент ИЛИ 12 обеспечивает выборку первого блока 19запоминающего алака 3, састаящгевыхода которого. через элемент ИЛИ 18подается на Р-вход триггера 6, котороепереписывается поданным на С-вход эадним фронтом тактового импульса, т. е. 0 триггер 6 устанавливается в состояние,соответствующее значению уровня логической последовательности, записанное взапоминающий блок 3 в первый моментвремени после подачи импульса на шину 16. Этим же задним фронтом тактового импульса счетчик 7 устанавлива-ется в состояние, определяющее ну,левой уровень на втором выходе дешифратора 13, который через элемент 15; выхода которого через элемент ИЛИ.18 передается значение уровня логической последовательности, записанное 20,через время т . Это значение уровнязаписывается в Р-триггер 6 поданнымна С-вход задним фронтом тактовогоимпульса, который устанавливает счет: чик 7 в состояние, обеспечивающее выборку третьего блока 19 запоминающего блока 3. Таким образом выбираются все блоки 19 и состояние ихвыходов переписывается в 0-триггерЬ задними фронтами тактовых импульсов. 2 п-й тактовый импульс с шины17 тактовых импульсов вызывает переполнение счетчика 7, кроме установки в исходное состояние последнего,вызывает импульсом со своего выхода переполнения через коммутаторы10 и 11 устайовку счетчиков 8 и 9в состояние выборки второго адресазапоминающего блока 3 (блоков 20).Описанная работа устройства повторяется для второго адреса блока 20,затем для третьего и так далее,включая последний.Импульс с шины 17 тактовых импульсов вызывает формирование с выхода переполнения счетчика 7 импульса, который в свою очередь вызывает переполнение счетчиков 8 и 9,а сформированный с выхода переполнения счетчика 9 импульс своим заДним 50фронтом устанавливает счетный триггер 5 в нулевое состояние. Нулевойуровень с выхода счетного триггера 5устанавливает в сброшенное исходноесостояние О-триггер 6. Через элементы ИЛИ 12 устанавливается выборкавсех блоков 19, а коммутаторы 10 и11 устанавливаются соответственнона передачу импульсов с (и)- и(2 п)-выходов элемента 2 задержки. КБ-триггер 4 остается сброшенным, т,е, устройство находится в исходном состоянии. Таким образом, уровни логической последовательности, записанные в запоминающий блок 3 с дискретностью времени, равной, воспроизводятся на выходе Р-триггера 6 с дискретностью времени, равной Ттт.и ф т.е. пропорционально расширены длительности и паузы последовательности импульсов, поданной на входную шину 14, а смещение импульсов записи на элементе 2 задержки позволяет повысить быстродействие устройства.Предлагаемое устройство позволяет пропорционально расширять как длительности, так и паузы между импульсами последовательностей импульсов, а смещение импульсов записи на элементе задержки позволяет достичь быстродействия устройства, превышаю:щего быстродействие используемых в нем блоков памяти. 1Фор мул а из о бр етения,1. Устройство для формирования временных интервалов, содержащее запоминающий блок, первый, второй и третий счетчики импульсов, первый, второй и третий триггеры, элемент И, элемент ИЛИ и коммутатор, разрядные выходы второго и третьего счетчиков импульсов соединены соответственно с первой и второй группами адресных входов запоминающего блока, о т л и - ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей и повышения быстродействия, в него введены второй коммутатор, дешифратор, элемент задержки и пэлементов ИЛИ, причем входная шина подключена к информационному входу запоминающего блока, первый вход записи которого соединен с выходом элемента И и входом элемента задержки, остальные входы записи запоминающего блока соединены с выходами -элемента задержки, (и) - и (2 п)-выходы которого подключены соответственно к первым входам второго и первого коммутаторов, вторые входы которых объединены и соединены с выходом переполнения первого счетчика импульсов, выходы которого через последовательно соединенные дешифратор и элементы ИЛИ подключены к входам выборки запоминающего1580536 фиг.2Составитель В.Чижов актор И.Горная Техред Л.Сердюкова К ор Т.Мал Заказ 2021РцИИПИ Госу аж 66 писное твенного комитета по изобретениям и ГКН 113035, Москва, Ж, Раушская на и открытиям прб., д. 4/5 роизводственно-издательский комбинат "Патент",.г.ужгород, ул, Гагарина 101 блока, выход которого соединен сР-входом третьего триггера. С-входкоторого соединен с шиной тактовыхимпульсов и с С-входом первого счетчика импульсов, К-вход которого соединен с инверсным выходом первоготриггера, Б-вход которого соединен сшиной "Пуск" и с К-входами второгои третьего счетчиков импульсов и второго триггера, С-вход второго триггера соединен с выходом переполнениятретьего счетчика импульсов и с Квходом первого триггера, прямой выходкоторого подключен к первому входуэлемента И, второй вход которого соединен с шиной управляющих импульсов, при этом управляющие входыпервого и второго коммутаторовобъединены и подключены к вторым входам элементов ИЛИ, к выходу второготриггера и к К-входу третьего триггера, выход которого является выходнойшиной устройства.1 1 О2. Устройство по п. 1, о т л и -ч а ю щ е е с я тем, что запоминающий блок содержит первую и вторую группы блоков памяти и элемент ИЛИ, входы которого соединены с выходами первой и второй групп блоков памяти, выход элемента ИЛИ является выходом запоминающего блока, Р-входы всех )блоков памяти объединены и являются информационным входом запоминающего блока, адресные входы первой группы блоков памяти объединены и являются первой группой адресных входов запоминающего блока, адресные входы второй группы блоков памяти объединены и являются второй группой адресных входов запоминающего блока, входы записи всех блоков памяти объединены 20 и являются входами записи запоминающего блока, входы выборки всех блоков памяти объединены и являются входами выборки запои;нающего блока.