Устройство для контроля делителя по модулю

(51)5 С Об Р 11 ОПИС ИЗОБРЕТЕНИЯ8 ИДДТЕЛЬСТВУ ВТОРС КОМУ скии робков СССР1982.зирован1981,ОНТРОЛЯ ДЕЛИТЕ ычислиспольОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельствоУ 1124312, кл, С 06 Р 11/00,Сиолов В,Б. и др. Специалные ЦВМ. - М.: Высшая школа,с, 227, рис. 8.6. Ц 4) УСТРОЙСТВО ДЛЯ КПО МОДУЛЮ(57) Изобретение относится ктельной технике и может быть 2зовано при построении динамических систем, Цель изобретения - повышение достоверности контроля. Устройство содержит регистры 5,7, куда записываются контрольные разряды делимого и делителя соответственно, формирова тели 10,12 вычетов по модулю, один из которых свертывает параллельный код, а другой - последовательный, группу 11 элементов И, умножители 13 17, сумматоры 14,16, счетчик 18 по модулю, блок 19 сравнения. Устройство последовательно контролирует процесс деления, происходящий в контролируемом делителе 1, и обнаруживает ошибку в момент появления, а не по окончании операции деления. 4 ил.Изобретение относится к вычислительной технике и может быть использовано при построении диагностических систем.Целью изобретения является повышение достоверности контроля устрой 50 ства.На фиг, 1 показана функциональнаясхема устройства; на фиг. 2 - функци Оональная схема контролируемого делителя; на фиг. 3 и 4 - варианты функциональных схем первого сумматора ивторого формирователя вычетов по модулю (три).15На фиг, 1 обозначены контролируемый делитель 1 (не входит в составустройства), информационный вход 2контролируемого делителя 1, вход 3контрольных разрядов устройства первый тактовый вход 4 устройства, первый регистр 5, второй тактовый вход 6устройства, второй регистр 7, четвертый тактовый вход Я контролируемого делителя 1, третий тактовый вход 259 устройства, первый формирователь10 вычетов по модулю, группа 11 элементов И, второй формирователь 12вычетов по модулю, первый умножитель13, второй сумматор 14, вход 15 задания кода модуля устройства, первыйсумматор 16, второй умножитель 17,счетчик 18 по модулю, блок 19 сравнения, выход 20 результата контролируемого делителя 1, выход 21 контрольных разрядов устройства и выход 22неисправности устройства.Контролируемый делитель 1 (фиг,2)содержит первый и второй регистры 23и 24, группу 25 элементов ИС 1 ОПОЧА 101 цЕЕИ)1 И, сумматор 26, третий регистр 27,выход 28 остатка и выход 29 очередного разряда частного,Сумматор 16 (фиг. 3) содержит элементы И-ШП 1 30-33, входы 34-39 и выходы 40 и 41,Второй формирователь вычетов помодулю три (фиг, 4) содержит элементы И-ИПИ 42 и 43, триггеры 44 и 45,вход 46 и выходы 47 и 48,Формирователь 10 сворачивают помодулю параллельный код остатка, Формирователь 12 является накапливающимсумматором по модулю для свертки последовательного кода. Сумматоры 1455и 16 являются сумматорами по модулю,умножители 13 и 17 - умножителямипо модулю. На вход 15 устройства поступает код, равный дополнению вычета+120;+7+1,если 0; ь 0 1, если ; 0О, если 0;(О где 0, - текущее значение остатка;Ь 2, - т.-й разряд частного,При контроле по модулю три счетчик18 можно представить в виде триггерасо счетным входом, который в началеработы ставится в нулевое состояние.При контроле используется следующее положение:Выч. О,+(Выч, ЕВыч, т)тпойК+=(Выч.2Вьи,Х)войК,где Выч.А - вьиет числа А по модулю;Ят.яп 0; - знаковый разряд текущегоостатка, при К=З это уравнение упрощается.Если для представления чисел используется четное число разрядов и+1(п значащих и один знаковый), тоВьи. О,+ (Выч. Е, Выч Л)тпЗ+з ддпО,сыч. т+1)тпЗтпЗ=(о( Вьи.Х)вЗ,2, где п - разрядность операнда и+ тделителя 1.Устройство работает следующим образом,Одновременно с подачей делимого Х на информационный вход контролируемого делителя 1 на вход 3 контрольных разрядов устройства поступают контрольные разряды делимого (вычет) и записываются по сигналу С 1 на первый регистр 5. При подаче на информационный вход контролируемого делителя 1 делителя т на вход 3 устройства поступают контрольные разряды делителя (вычет) и по сигналу С 2 записываются во второй регистр 7.С выхода остатка контролируемого делителя считывается код остатка О и поступает на первый формирователь 10 вычетов по модулю. При этом знак остатка подключается и к вторым входам элементов И группы 11. Очередной разряд частного ЬК с выхода контролируемого делителя 1 поступает на вход второго формирователя 12 вычетов по модулю, где происходит формирование текущих контрольных разрядов (вычетов) частного.Леление в контролируемом делителе 1 осуществляется по обычному алгоритму:1566352 30 45 где 1 - номер цикла деления;1, если т. - нечетное2, если 1 - четное.В соответствии с произведенным ал 5горитмом и работает устройство. Передначалом деления в делитель 1 загружаются операнды Х и т. Их вычеты записываются в регистры 5 и 7, В каждом цикле деления в последовательном Аормиро вателе 12 Аормируется вычет текущегозначения частного. В параллельном Аормирователе 10. Аормируется вычет текущего остатка. С помощью умножителя 13,сумматоров 14 и 16 и элементов И груп пы 11 формируется левая часть алгорит -ма контроля. С помощью счетчика 18 иумножителя 17 Аормируется правая частьалгоритма контроля, Блок 19 сравнивает их на равенство и вырабатывет сиг 20нал неисправности.П р и м е р. Пусть Х=0,0101111;-у - 11 0110001; 2=10;Выч. К=2;0 - 11,1 т)0111; Выч. 0 -1,Г 1+(21)+(1+1) ) гпЗ=(12)тпЗ; 2=2.Четвертый шаг.Сдвиг О,) - 11,0011110; Е,т=100;Выч. Е 4.=1;У - ор 1001111; Вы,. 0,=1;О, - 11,11 П 1101.1+(1" 1)+2 ДгпЗ=(2 2)гпЗ; 1=1,50 6У - 11 Ц 110001; Вьи.й = О,0 й,0001.ГО+(11)+01 птЗ=(2 2)гпЗ; 1=1.Седьмой шаг,Сдвиг 0 - 00,000011; Е =100110;Вьгч. Е =2;т 11, 0110001, Выч 0 1,07 -11, 01101111+(2 1)+1 (1+1) гпЗ=(12)гпЗ; 2=2.Восьмой шаг,Сдвиг От - 10,1.101110; Е =1001100;Вьи. Е=1;У - 00,1001111; Выч. 0 =1;О- 11, 0111101.1+(1 1)+1 (1+1)тпЗ=(2 2)гпЗ;. 1=1.Результат Е=0,101100 верен,Пусть из-за отказа элемента на выходе суммы пятого разряда справа сумматора 26 постоянно генерируется ноль,Цепи переноса исправны. Тогда в шагах1 - 6 правильность работы устройстване нарушается (в указанном разрядегп должен быть ноль), а в седьмом шагесдвиг Оь - 00,0000110; Е =100110;Вьгч. Е 7=2; -7 - 11, 0110001; Выч.О =0;07 - 11,0100111; имеемО+(2.1)+1(1+1 гпЗ(1 2)гпЗ; 1 Ф 2.Ошибка в вычислениях обнаруживается тотчас по появлении, а не в концеоперации деленИя, что позволяет повысить достоверность контроля. Формула изобретения Устройство для контроля делителя по модулю, содержащее два регистра, два формирователя вьиетов по модулю, первый сумматор, первый умножитель и блок сравнения, причем информационные входы первого и второго регистров соединены с входом контрольных разрядов устройства, инАормационный вход первого формирователя вычетов по модулю является первым информаттионньтм входом устройства для подключения к выходу остатка контролируемого делителя, информационный вход второго Аормирователя вычетов по модулю является вторым информационным входом устройст-т - оо 10 О 1111,О, - 0 О,П 101001.2+(О1)+О,.птЗ=(1 2)тп 34Шестой шаг.Сдвиг О - 00,1010010;Вьие Е 6=1ва для подключения к выходу х-го разряда частного контролируемого делителя, выхода первогои второгоАормирователей вычетов по модулю соединены с первыми информационными входами первого сумматора и первого умножителя соответственно, выход второго регистра соединен с вторым инАормационным входом первого умножителя, выход результатакоторого соединен с вторым информационным входом первого сумматора, выход результата которого соединен с первым информационным входом блока сравнения, выход которого является выхо 5 дом неисправности устройства, тактовые входы первого и второго регистров являются первым и вторым тактовыми входами устройства для подключения к первому и второму тактовым входам контролируемого делителя, выход второго Формирователя вычетов по модулю является выходом контрольных разрядов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля устройства, в него введены второй сумматор, второй умножитель, счетчик по модулю и группа элементов И, причем выход второго регист ра соединен с первым информационным входом второго сумматора, первые входы элементов И группы соединены с соответствующими разрядами выхода результата второго сумматора, вторые входы элементов И группы подключены к знаковому разряду первого информационного входа устройства, выходы элементов И группы соединены с соответствующими разрядами третьего информационного входа первого сумматора, выходы первого регистра и счетчика по модулю соединены соответственно с первым и вторым информационными входами второго умножителя, выход результата которого соединен с вторым информационным входом блока сравнения, второй информационный вход второго сумматора является входом задания кода модуля устройства, тактовый вход счетчика по модулю является третьим тактовым входом устройства для подключения к третьему тактовому входу контролируемого делителя, четвертый тактовый вход которого является четвертым тактоВым входом устройства,1566352Составитель В.Гречнев Редактор О.Юрковецкая Техред п,Олийнык Корректор С,ШевкунЗаказ 1222 Тираж 563 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035) Москва) Ж, Раушская наб д. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 101