Устройство управления делителем

Оп ИСАНИЕИЗОВРЕТЕН ИЯК ВТОР СК Союз СоветскихСоциалистическихРеспублик/08 с присоединением заявки аоударственнын онтеСаввтв Мнннстров СССРоо делам нзобретенйи открытнй 31 Приори) УД 621, 394.6088,8) 4.Бюллетень 23 публикован ликования описания 15,09.7 Дата о, Новико 1) Заявитель 4) УСТРОЙСТВО УПРАВЛЕНИЯ ДЕЛИТЕЛЕМ На фиг. 1 авлеиа блот -с.хема йства управления де;швременные диаграммы предлагаемого телэм; на фиг. р его работы. 1Изобретение относится к телеграфной технике и технике передачи данных.Известное устройство управлении делителя, содержащее управляемый делитель, характеризуетСя низкой надежностью рабо ты и возиожностые ложного фаэирования.Пель изобретения, повы 1 нецие надежности работы при искщоЧйттитт возможности ,ложного фазирования.Это достигается тем, что единичный установочный вход каждого разряда управляемого делителя, кроме старшего, соединен с помошыо схемы сборки, как через первую схему совпадения каждого раэртда и схему инвертора этого разряда, так и через вторую схему совпадения того же разряда с одним из входов для сигналов величины рассогласования фаэ, второй вход первбй схемы совпадения каждого разряда и пулевой вход старшего разряда управляемого делителя соединены с выходом схемы совпадения на три входа, а второй вход другой схемы совпадения каждого .разряда соединен с выходом первой схемысовпаденття на два входа, единичный установочный вход первого разряда соединенс помощью схемы сборки этого разрядатакже и с выходом другой схемы совпадения на два входа, второй вход которойб соединен с одним плечом триггера, а первый вход вместе с первыми входами другой схемы совпадений на два входа и схемы совпадения на три входа через эльмент задержки, подсоединен к единичномуО .входу триггера, а через другой элементзадержки - к первому выходу управляемого делителя, второй выход которогосоединен с нулевым входом триггера, другое плечо триггера соединено с третьимб входом схемы совпадения на три входа,второй вход первой схемы совпадения надва входа и схемы совпадения на тривхода соединены со входами пля сигналовзнака рассогласования фаз,433646 Устройство содс.ржит: управляемый льс питель 1," схему. 2 сборки; схему.,3 совпадения; схему ьпьвергра 4; схед.у 5 совпадения ца каждый разряд делителя, кроме старшего, схему 6 свладеньи на три вхсьда; схемы 7,8 совпадения; триггер 9; элел.енты 10 и 11 задержки.Вход тактовой серии импульсов соединен со входом управляемого делителя1 первый выход которого соединен со входом элемента 11 задержки, а второй выход - с нулевым входом триггера 9. Выход элемента 1 1 задержки соединен со входом элемента 10 задержки и с первыми входами схем 6,7 и 8 совпадения, а выход элемента 10 задержки - с единичным вхо- дом триггера 9, один выход которого соединен с третьим входом схемы 6 совпадения на три входа, а другой - со вторым входом схемы 8 совпадения на два входа. Второй вход схемы 6 совпадения на три входа соединен со входом, на который по.дается сигнал "Опережения", а второй вход схемы 7 совпадения на два входа - со входом, на который подается сигнал "Отставания".Каждый вход из группы входов, на которые подается код величины рассогласования фаз, подсоединен ко входу инвертьра 4 и ко входу схемы 5 совпадения. Выход ипвертора 4 соединен со входом схемы 3 совпадения, второй вход схемы 5 совпадения - с выходом схемы 7 совпадь ния на два входа, а второй вход схемы 3 совпадения и нулевой установочный вход последнего разряла управгиемого Лелителя 1 соединены с. выходом схемы 6 совпадения па гри входа. Выходы схем 3 и 5 совпадения с:единены со входами схемы 2 сборки, и выхл псгпс дней - с единичным ус ганвочным вхоцом сответствус- цсего разряда управгиемг лепитеги 1. Третий вхл с.хелсы 2 сбрки первго разряда с гелинен с выходом с.хемы 8 совпадения па лва входа. Первый выхл уцравляемсло делителя 1 явпяеься счетнььм вхолсц с:тарснего расзряла, а всорй выходвыхольс строб-ил сну льев,10 Эпсорьг (см,фиг,2) сответствуют раб- те устройства с коэффициентом деления делителя, равным 16. Эпюры д,е,ж,з,и, к,л,м,ц,о ноясцяют работу устройства при наличии рассогласования фаз в сторону опережения, а эпюры п,р,с,т,у,ф,х,ц,ч,ш поясняют работу устройства при наличии рассогласования фаз в сторону отставания Величина рассогласования фазы в обоихслучаях взята одинаковой и равна трем бО 4периодам частоты следнанни и ны пьсо на вхл управляемого лешгепя (3 1/1-) .110- двоичный код величььны рассогпассъвания, равной 3 1/3-.Тактовая серия импульсов поступает па вход делителя 1 с коэффициентом деп- ния 1 Ч (эпюра а), По дсере поступления этих импульсов состояние управляемого делителя 1 изленяется (состояния 1,2, 3,4 разрядов управляемого делителя 1 показаны соответственно эпюрами е,ж,з, и,рс,т,у). 11 ри поступлении импульсов в количестве, равном 1/2 И (8 импульсов), устанавливается состояние управляемого делителя 0001, а на перволс его выходе появляется сигнал (эпюры к,ф), При опережении строб-импульса по фазе на пер вом выходе управляемого делителя 1 за цикл работы его сигнал появится два раза (эпюра к). По первому сигналу срабатывает схема 6 совпадения на три входа (эпюра м), и на единичные установочные входы разрядов управляемого делителя чь-, рез схемы инверторов 4, схемы 3 совпадения, схемы 2 сборок поступают сигналы обратного кода величины фазового рассогласованият,е, установочный сигнал поступит только по третьему разряду (эпюра н ), Так как старший разряд при этом устанавливается в нулевое состояние, то, по мере дальнейшего поступления импульсов на вход управляемого делителя 1, вновь установится состояние 0001 и на втором выходе управляемого делителя появится второй сигнал. По этому сигналу срабатывает схема 8 совпадения на два входа, и младший разряд управляемого лелителя установится в елипичное состояние. Этой установкой учитывается погрешность в кррекции фазы при первой установке управпяемого делителя 1Триг ер 9 разрешает срабатывание схем 6 и Я свпадения один раз за цикл работы управляемго,сьепители, а также устанавливает черелыость срабатывания этих схем с.впадения. Триггер 9 взвоЛится сигналлс, постуцивншм с перва с. вхс,да управпяемого лениг еля Я через элелсепты 1 0 и 1 1 задержки, а сбрасывается сигпазкцс со вторсьго выхода управьиемго лепиьепя 1 (эшоры и, х). Величина задержки эпеллента 1.1 лопжна сот ветс:и вовать окснчанию переходных процессов в делителе 1, а элемента 10 - надежному срабатыванию схем 6 и 8 совпадения.При наличии отставания строб-импульса по фазе срабатывает схема 7 совпадения(эпюра ц), и на единичные установочные ;входы управляемого делителя 1 через433646схемы 5 совпадений и схемы 2 сборок поступают сигналы величины фазовогорассогласования в прямом коде. При этом сигналы появятся на установочных входах первого и второго разряда (эпюры ч,ш).Из изложенного видно, что коррекция при отставании строб-импульса по фазе осушествляется установкой состоянияуправляемого делителя 1, которое является результатом суммирования двоичной комби О нации, соответствующей поступлению на вход делителя импульсов в количестве, равном 1/2, с двоичной комбинацией величины фазового рассогласования, а при опережении - результатом вычитания, причем результат вычитания получается двумя установками управляемого делителя.Предмет изобретения ррУстройство управления делителем, содержашее управляемый делитель, о т л ич а ю ш е е с я тем, что, с целью повышения надежности работы при исключении воэможности ложного фазирования, единичный установочный вход каждого разряда управляемого делителя, кроме старшего, соединен с помошью схемы сборки, как через первую схему совпадения каждого разряда и схему инвертора этого разряда,так и через вторую схему совпадения тогоже разряда с одним иэ входов для сигналоввеличины рассогласования фаз, второйвход первой схемы совпадения каждогоразряда и нулевой вход старшего разрядауправляемого делителя соединены с выходом схемы совпадения на три входа, а второй вход другой схемы совпадения каждогоразряда соединен с выходом первой схемысовпадения на два входа, единичный уСтановочный вход первого разряда соединенс помошью схемы сборки этого разрядатакже и с выходом другой схемы совпадения на два входа, второй вход которойлсоединен с одним плечом триггера, а первый вход вместе с первыми входами другой схемы совпадения на два входа и схемы совпадения на три входа через элел:ецтзадержки подсоединен к единичному входутриггера, а через другой элемент задержки - к первому выходу управляемого делителя, второй выход которого соединецс нулевым входом триггера, другое плечотриггера соединено с третьим входом схемы совпадения на три входа, второй входпервой схемы совпадения на два входа и.схемы совпадения на три входа соединенысо входами для сигналов знака рассогласования фаэ,12 фЯ ЕМ 7 8 У ЮУ ЮВ ФВ 16 ЛУ 8 УУ