Коррелятор

)5 С 06 Е 15/336 3",Е 0 "."ггИГ"Т: " г" 1 БХь.,ИСАНИЕ ИЗОБРЕТЕНИЯ 18,Сычев ССР1985. ельство5/336 ситсячастно вычиси к ус ои обработки сигия - повышение Фаей С ОСУДАРСТНЕННЫЙ НОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯРИ ГННТ СССР А ВТОРСНОМУ СВИДЕТЕЛЬСТВ(57) Изобретение отнлительной технике, вройствам статистичесналов, Цель изобрете точности, Коррелятор содержит регистры сигнала 1 и эталона 5, элементы И 3, 4, 15, блок 8 синхронизации,элемент ИЛИ 14, умножители 6, сумматор 7. Элементы 6, 17, 19 и 20 задержки, триггер 18, элемент ИСКЛ 0 ЧАЮЦгЕЕ ИЛИ 21, Изобретение позволяетнеоднократно переходить из режима вычисления свертки к вычислению корреляции и обратна, не требуя дополнительной синхронизации управляющегосигнала. 1 з.п. -лы, 2 ил.30 Изобретение относится к вычислительной технике, предназначено для,вычисления отсчетов функций корреляции и свертки двух дискретизированных сигналов и может найти примене 5ние в корреляционно-экстремальныхсистемах.Цель изобретения - польшение точности.10На Лиг.1 представлена структурнаясхема коррелятора; на фиг.2 - структурная схема блока синхронизации.Коррелятор (фиг.1) содержит регистры 1 сигнала, элементы ИЛИ 2, эле менты И 3, элементы И 4 регистры 5эталона, умножители 6, сумматор 7,блок 8 синхронизации, информационныевходы 9, входы 10 эталона, входы 11,12 и 13 начальной установки, тактовый и задания режима соответственно,элемент ИЛИ 14, элементы И 15, элементы задержки 16 и 17, триггер 18,элементы задержки 19, 20, элементИСКЛЮЧАЮЩЕЕ ИЛИ 21.25Блок синхронизации (фиг.2 ) содержит 1 триггеры 22 и 23, регистр сдвига 24, элемент ИЛИ 25, элемент ИЛИНЕ 26, элемент И-НЕ 27, элемент НЕ28, элемент ИЛИ 29.Коррелятор работает следующим образом.Сигналы начальной установки и режима, отсчеты сигнала и эталона внутри коррелятора тактированы синхросигналами, поступающими на вход 12, Ре 35жим вычисления свертки задается подачей нулевого логического сигналана вход 13. Перед выдачей отсчетовсигнала и эталона внешнее устройство, 40формирующее эти отсчеты, посылает навход 11 импульс с целью обнулениятриггеров 22 и 23, сдвигового регистра 24, регистров 1 сигнала и установки в единичное состояние триггера 18. 45На втором выходе У 2 блока синхронизации устанавливается логическая "1",которая открывает вентиль 15.Б. После окончания сигнала начальной установки на входы 9 и 10 поступают отсчеты сигналов Ь, ( 0,1Н) иэталона а; (=0,1,15-1) соответственно,Во время поступления первых отсчетов (а,Ь ) по переднему фронту син 15хросигнала в первый разряд регистрасдвига 24 записывается логическая "1",которая разрешает работу умножителя6.1 и запись отсчета эталона а в регистр 5.1, В это же время первый отсчет сигнала Ъ 1, записывается в регистр 1.1. Элемент задержки 16 обеспечивает одновременность записи отсчетов сигнала и эталона., На выходахсдвигового регистра 2.2-2,И установлены логические "0", которые запрещают работу умножителей 6.2-6.Ы. В реЙзультате на выходе сумматора 7 формируется первый отсчет свертки С,=а 1,ЬС приходом вторых отсчетов сигнала Ь,и эталона с 1 содержимое первого разряда регистра сдвига 24 переписывается во второй разряд этого регистра, ав первый разряд повторно заносится ло 11гическая 1 . Таким образом, на выходе Е.1 блока 8 сохраняется логичес 11 11кая 1 , а на выходе Е . 2 происходитизменение состояния из " 0" в " 1 " , Вре э уль тат е отсчет эталона с 1 з аписы 1вается в регистр 52, отсчет сигнала Ь переписывается в регистр 1.2, врегистр 1,1 записывается отсчет Ъ и1разрешается работа умножителей 6,1 и6.2. Элемент задержки 17 обеспечивает формирование отсчетов свертки икорреляции умножителями 6 и сумматором 7 после завершения переходных процессов в регистрах сигнала и эталонаВ результате на выходе сумматора 7формируется отсчет сверткиС 1= ао Ь, + а 1 ЬООписанные процессы повторяются аналогичным образом. На выходе сумматора 7 последовательно формируются величиныС, = а,ЬС, =а,Ь +а,Ь,С = а,Ь +а,Ъ+. .+а,Ь+а Ь, Через Б тактов на выходах 2.1Е.Н установятся логические "1". Логическая "1" с выхода Е.Н через элемент НЕ 28 устанавливает логический "0" на входе регистра 24 сдвига блока синхронизации и обнуляет триггер 18, который, в свою очередь, закрывает вентили 4,1 - 4.Н, Элемент задержки 19 обеспечивает обнуление триггера 18 строго после записи Ю-го отсчета эталона а в регистр эталона.Регистр 24 сдвига, начиная с выхода Е.1, характеризующего состояние первого разряда регистра 24, заполняется последовательно логическими "0" и умножители 6.1 - 6.Б последовательно отключаются, начиная5 156 с умножителя 6.1. Регистры 1.1 - ),И через открытый вентиль 15.3-1 осуществляют циклический сдвиг вправо отсчетов сигнала, а отсчеты эталона остаются неподвижны, На выходе сумматора 7 последовательно формируются отсчеты свертки:С,=а,Ь +а Ь а Ь,=аЬ, +аС.=ац, ЬПосле вычисления Срегистр 24 сдвига вновь начинает заполняться логическими "1" и продолжает осуществляться циклический сдвиг отсчетов сигнала. В результате вновь формируются отсчеты свертки Со С,Си . Таким образом, в одном цикле формируются отсчеты свертки сигнала и эта- лона 4645 6кий сдвиг информации. Элемент 15.1.(1= 1-(Моткрывается при установке на (1+1)-м и (+2)-м выходах группы блока синхронизации логических"1" и "О" соответственно. Одновременно логическая 1 с (1+1)-го выхода группы блока синхронизации проходит через элемент ИЛИ 2. и открывает элемент И 3. Таким образам, тактовый импульс, появляющийся на входе12 устройства, через интервал задержки с, определяемой элементом )6, поступает на вход смнхронизации первыхрегистров сигнала, в которых происходит частичный циклический сдвиг вправо. В результате в первых 1 регистрахсигнала образуется обратная последовательность отсчетов сигнала Ь 20 Ь ,ЬСледовательно, на выходе сумматора 7 получаем последовательно отсчеты корреляции::оПри смене сигнала или эталона устройство, формирующее отсчеты сигнала Ь, и эталона д должно сформировать импульс на вход 11 начальной установки.Вычисление корреляции осуществляется подачей единичного логического сигнала на вход 13 от устройства, формирующего отсчеты сигнала и эталона, При этом изменение логического сигнала на входе 13 с "О" на ")" устанавливает триггер 22 в единичное состояние. Запись исходных массивов ю, и Ь, происходит аналогично как при вычислении свертки. В некоторый момент времени на выходе 2.И устанавливается единичный сигнал. Вследствие этого на выходе элемента И-НЕ 27 формируется нулевой сигнал, а на выходах элементов ИЛИ-НЕ 26, ИЛИ 25 устанавливается единичный сигнал, что приводит к обнулению регистра 24 сдвига и переходу триггера 23 в единичное состояние, Сигнал на выходе У) подготавливает срабатывание элементов И 15.1 - 15.3-2, С момента времени начинается вычисление корреляции. Появление логических "1" на выходах 2.1 - 2.И обеспечивает поочередное включение умножителей, При этом в первых 1 регистрах сигнала посредством поочередного открытия на один такт одного из вентилей 5.1 15.0-2 происходит частичный цикличесВ. = аоЬи, 1 ОЪц +а,ЬН-К, =а,Ь,+аЬ + +аЬНа выходе 2.Х устанавливается логическая "1." которая обнуляет триггер23.На первом выходе У) блока синхронизации устанавливается логический"О", а на втором выходе У 2 - логическая "1", которая открывает вентилиэлементов И 15.И-) и З.И 1. В результате происходит полный циклическийодноразрядный сдвиг информации вправо и в регистре сигнала образуется обратная последовательность отсчетовЬ Ъ,Ь . На выходе сумматора 40 7 Формируется очер дной отсчет корреляцииНулевой сигнал на выходе У) запирает 45 вентили элементов И 15. - 15.11-2 итем самым запрещает в дальнейшем частичные циклические сдвиги в регистрахсигнала, но через открытый вентиль15.И-) в регистрах 1.1 - 1.Н в про цессе поступления тактовых импульсовосуществляется циклический сдвигвправо. На выходе сумматора 7 аналогично вычислению свертки формируются отсчеты корреляцииР 1 Й=вЬ +а иЬ 1Кк-= а, Ь,1564645 При необходимости повторного возвращения к вычислению свертки этихжв массивов в произвольный моментвремени подается сигнал логический"0" на вход 13. Элемент ИСКЛЮЧАЮЩЕЕИЛИ 2 импульсом с длительностьюгде ., - длительность задержки сигнала элементом задержки 20,установит триггер 22 в единичное состояние. В момент, когда регистрсдвига заполнится логическими "1",отсчеты сигнала установятся в следующей последовательности Ь,Ъ,ЬС этого момента в регистрах сигналаначнут осуществляться частичные циклические сдвиги информации аналогичночастичным сдвигам при переходе к вычислению корреляции..Таким образом, предложенный коррелятор обеспечивает точное вычисление отсчетов свертки и корреляциидля многоразрядных сигналов и позволяет неоднократно переходить из режима вычисления свертки к вычислениюкорреляции и обратно, не требуя дополнительной синхронизации управляющего сигнала,1. Коррелятор, содержащий И регистров сигнала, Ы регистров эталона, первую группу из М элементов И, блок синхронизации, Ы умножителей и сумматор, вход запуска и тактовый вход блока синхронизации являются соответственно входом начальной установки и тактовым входом коррелятора, выход д-го (х=1Я) регистра сигнала соединен с информационным входом (т+1)-го регистра сигнала, выходы -го регистра сигнала и 1-го регистра эталона соединены соответственно с первым и вторым информационными входами х-го умножите,чя, выход которого соединен с д-ым После вычисления отсчета К2 Ю-сдвиговый регистр 24 вновь начинает заполняться логическими "1" и осуществляется дальнейший циклический сдвиг отсчетов сигнала. Следовательно, вновь формируются отсчеты корреляции К К, Кн г. Таким образом, в цикле получаем отсчеты корреляции сигнала и эталона формула изобретения 5 10 15 20 25 30 35 40 45 50 55 входом сумматора, выход которого является выходом коррелятора, 1.-и выход группы выходов блока синхрониза 1 ции соединен с синхровходом 1-го умножителя и с первым входом 1 - го элемента И первой группы, выход которого соединен с синхровходом 1-го регистра эталона, о т л и ч а ю щ и й с я тем, что, с целью повышения точности, в него дополнительно введены вторая и третья группы элементов И, группа элементов ИЛИ, элемент ИЛИ, четыре элемента задержки, триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход 1-го (3=1И) элемента И второй группы соединен с первым выходом блока синхронизации, первые входы элементов ИЛИ группы и первый вход (И)-го элемента И второй группы соединены с вторым выходом блока синхронизации, второй вход 3-го элемента ИЛИ группы соединен с (+1)-м выходом группы выходов блока синхронизации, выходы элементов ИЛИ группы соединены с первыми входами соответствующих элементов И третьей группы, вторые входы которых соединены с выходом первого элемента задержки, вход которого подключен к тактовому входу коррелятора, тактовый вход сумматора через второй элемент задержки соединен с выходом первого элемента задержки, первый вход (3+1)-го элемента И второй группы соединен с вторым выходом блока синхронизации, выход первого элемента И третьей группы соединен с синхровходами первого и второго регистров сигнала группы, выход 1-го (1=2М) элемента И третьей группы соединен с синхровходом (1+1)-го регистра сигнала, второй вход 3-го элемента И второй группы соединен с выходом Ц +1)-го регистра сигнала группы, третий вход 1-го элемента И второй группы соединен с (+1)-м выходом группы выходов блока синхронизации, четвертый инверсный вход 1-го элемента И второй группы соединен с (1+2)-м выходом группы вь 1 ходов блока синхронизации, выход И-го регистра сигнала группы соединен с вторым входом (М)- го элемента И второй группы, выход 3-го элемента И второй группы соединен с 3-м входом элемента ИЛИ,(М+)-й вход которого является информационным входом коррелятора, информационные входы регистров эталона объедине0 Ю ЩуР ЯСоставитель В.Орлов Редактор М.Келемен Техред М,Ходанич Корректор В.Кабаций Заказ 1161 Тираж 56 ВНИИПИ Государственного комите113035, Москва Подписноезобретениям и открытиям при Раушская наб., д. 4/5 К 11 Т СССГ и Ж Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,101 156464 ны и являются входом эталона коррелятора, первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом третьего элемента задержки и является входом задания режима коррелятора, вы 5 ход третьего элемента задержки соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с входом задания временного пара-метра блока синхронизации, вторые входы элементов И первой группы соединены с прямым выходом триггера, вход установки в "1" которого подключен к входу начальной установки коррелятора, вход установки в "0" которого через четвертый элемент задержки соединен с М-м выходом группы выходов коррелятора.2; Коррелятор по п.1, о т л и - 20 ч а ю щ и й с я тем, что блок синхронизации содержит два триггера, два элемента ИЛИ, регистр сдвига, элемент ИЛИ-НЕ, элемент И-НЕ, элемент НЕ, причем вход установки в "1" пер вого триггера является входом задания временного параметра блока синхронизации, вход установки в "0" первого триггера соединен с входом об 5 10нуления регистра сдвига и с выходомпервого элемента ИЛИ, первый вход которого соединен с первым входом второго элемента ИЛИ и является входомзапуска блока синхронизации, второйвход первого элемента ИЛИ соединенс входом установки в "1" второготриггера и с выходом элемента ИЛИ-НЕ,первый и второй входы которого соединены соответственно с инверснымвыходом первого триггера и выходомэлемента И-НЕ, первый вход которогосоединен с первым. разрядным выходомрегистра сдвига, К-й К=1Х 3 разрядный выход которого является К-мвыходом группы выходов блока синхронизации, И-й разрядный выход регистра сдвига соединен с вторыми входами элементов И-НЕ и второго элемента ИЛИ и через элемент НЕ с информационным входом регистра сдвига, сдвиговый вход которого является тактовым входом блока синхронизации, выход второго элемента ИЛИ соединен свходом установки в иОи второго триггера, прямой и инверсный выходы которого являются первым и вторым выходами блока синхронизации,