Устройство цифрового интегрирования

(2 (2 (4 нический инстиЛ, Полин,А. Николенко Микропроцессорныемируемой архитектусвяэь, 1984, с.106,льство СССРЕ 7/64, 1986 к вычисл мпульсом ройства расывают 1 устро одынтегр едовател функции тся путе росигнал ды всех рвысоко гвсеся вйства ь ьность Рабом пода гистГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИПРИ ГКНТ СССР САНИЕ ИЗОБ 1) 4443232/24-242) 10.05.886) 30.12.89. Бюл.(56) Каляев А.В.системы с програмрой. М.: Радио ирис. 45,Авторское свидет1345192, кл. С 06 Изобретение относится ительной технике и предназначено длявычисления интегралов,Цель изобретения - повышение точности.На чертеже представлена схема устройства.Устройство, содержит сумматор 1подынтегральной функции, сумматор 2коррекции, первый 3 и второй 4 коммутаторы коррекции, первый 5 и второй6 регистры, с первого по третий триггеры 7-9, третий регистр 10, с первого по третий узлы 11-13 сравнения,сумматор 4 по модулю три, с первогопо третий узлы 15-17 свертки, с четвертого по шестой триггеры 18-20,счетчик 21, дешифратор 22, коммутатор 23 результатов контроля, с седьмого по девятый триггеры 24-26, первый 27 и второй 28 элементы ИСКЛИЧАЮ 2(54) УСТРОЙСТВО ЦИФРОВОГО ИНТЕГРИРОВАНИЯ(57) Изобретение относится к вычисли тельной технике и предназначено для вычисления интегралов. Цель изобрете ния - повышение точности, Устройство содержит сумматор подынтегральной функции, сумматор коррекции, коммута торн коррекции, регистры, триггеры, узлы сравнения, сумматор по модулю три, узлы свертки, счетчик, дешифратор, коммутатор результатов контроля элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И Цель достигнута за счет вычисления интеграла по и последним значениям функции, имеющим различный вес, 1 ил ЩЕЕ ИЛИ,первый 29 и второй 30 элементты И, входы 31 -31 подынтегральнойфункции, входы 32 32 контрольныхразрядов, вход 33 сброса, установочный вход 34, вход 35 задания режимаработы, выходы 3636 интеграла,выход 37 результатов контроля и выходы 38 кода типа неисправности.Устройство работает следующим образом,В начале работы и уровня на входе 34 уст регистры и триггеры сб "0". Через входы 31 -3 на входы сумматора 1 п функции поступает посл значений интегрируемой та устройства тактируе чи одних и тех же сикх отсчета) на синхровхо+а+и/й 40 ров, а также на счетный вход счетчика 27,Интеграл вычисляется за п тактовработы устройства и 2 , где 1 - закданное целое положительное число.Причем интеграл определяется в каждом такте по последним и значениямфункции, имеющим различный вес, Весовая характеристика входной величины,пришедшей в первом такте, уменьшается по мере прихода последующих вход ных величин, Наибольший вес имеетвходная величина, пришедшая последней, Значение интеграла определяетсякак взвешенная сумма последних и значений Функции, деленная на и,Устройство может работать в двухрежимах, В первом режиме взвешеннаясумма вычисляется какф 20 где 1 - очередное входное значение функции.30Во втором режиме взвешенная сумма . вычисляется как:дее + 4 24 4Первый режим устанавливается высоким уровнем на входе 35 работы устройства, а второй - низким уровнем, При работе устройства в первом режиме,в каждом последующем такте работы устройства на первую группу входов сумматора 1 подынтегральной Функции подается сдвинутая вправо на один разряд сумма, полученная в предыдущем такте и прошедшая через регистр 5 и вторую группу входов коммутаторов 3. Таким образом, сумматор 1 и регистр 5 образуют накапливающий сумматор. Результат сложения поступает на вторую группу входов сумматора 255 коррекции, в каждом такте складывается с нулем 1 т,е. остается без изменения и, пройдя через регистр 10, поступает на выходы 36-36 интегралаустройства.При работе устройства во второмрежиме в каждом последующем тактеработы устройства на первую группувходов сумматора 1 подынтегральнойфункции подается сдвинутая вправо надва разряда сумма, полученная в предыдущем такте и прошедшая через ре"гистр 5 и первую группу входов коммутатора 3. Результат сложения поступает на вторую группу входов сумматора 2 коррекции и, пройдя через регистр 10 и первую группу входов коммутатора 4, поступает сдвинутым наодин разряд влево на вторую группувходов сумматора 2. Таким образом,сумматор 2 и регистр 10 образуют накапливающий сумматор, который совме-.стно с коммутатором 4 осуществляетумножение взвешенной суммы на три.С выходов регистра 1 О результат поступает на выходы 36,-36 интегралаустройства. Деление суммы на число иосуществляется путем перенесения весовых Функций результата на 1 раэря-дов влево,Одновременно с поступлением навходы 31 -31 устройства значенийФункции на входы 32 и 32 п устройства подаются соответствующие этимвходным значениям контрольные коды,являющиеся остатком по модулю тривходных значений Функции. Последовательность контрольных кодов поступает соответственно на вторую группувходов сумматора 14 по модулю три,который вместе с регистром 6 образу"ет накапливающий сумматор. На первуюгруппу входов сумматора 14 в первомрежим поступают инверсные значенияс выхода регистра 6, а во втором режиме - прямое значение с выхода регистра 6. Это осуществляется путемпрохода значений с выхода регистра 6через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 27и 28, на вторые входы которых поступает уровень с.входа35 устройства,Поступающие через входы 31 -31,32, и 32 устройства значения Функциии их контрольные коды подаются такжена входы узла 15 свертки и первуюгруппу входов узла 11 сравнения со"ответственно, Узел 15 определяет кодостатка от деления значения Функциина три и подает его на вторую группувходов узла 11 сравнения, Узел 11сравнивает его с контрольным кодом5 153и в случае из неравенства (по модулютри) вырабатывает сигнал ошибки.Этот сигнал в конце такта по завершению переходного процессазаписывается в триггер , а в следующемтакте с выхода триггера 7 - на установочный вход триггера 18,Аналогично описанному навходузла 16 свертки по модулю три и первую группу входов узла 12 сравненияпоступают значения суммы и определенные для них контрольные коды с выходов регистров 5 и 6 соответственно.На вход узла 17 свертки по модулю трии первую группу входов узла 13 сравнения поступают соответственно значения откорректированной суммы и контрольный код суммы в первом режиме либо значения откорректированной суммыи "0" во втором режиме, Это ооуществляется с помощью элементов И, на вторые входы которых поступают первый ивторой выходы регистра 6 соответст-.венно, а на первые входы в , сигнал свхода 35 устройства. Узлы 16 и 17 определяют для поступивших на их входызначений коды остатка по модулю трии подают полученные коды на входы узлов 12 и 13 сравнения, Узлы 12 и 13сравнивают эти коды с контрольнымикодами и в случае из неравенства помодулю три) вырабатывают сигнал ошибки, Эти сигналы в конце такта запи- .сываются в триггеры 8 и 9 соответственно и в следующем такте поступаютс выходов указанных регистров на установочные входы триггеров 19 и 20Навходы сброса триггер 6 в 18 и 19, 20приходят сигналы, поступающие с выходов триггеров 24 и 25, 26, которые усустанавливаются в "1" сигналами с выходов дешифратора 22 соответственно.Эти сигналы удерживают триггеры 1 Ви 19, 20 в .состоянии "Нет ошибки" доприхода на их установочные входы результатов анализа полезной информации, Триггеры 18-20 представляют собой К-триггеры, т.е. триггеры с доминированием входа сброса над входомустановки. Поэтому триггеры не реагируют на сигналы ошибки, полученныепри анализе информации, предшествующей полезной, С выходов триггеров18-20 сигналы контроля поступают наинформационные входы коммутатора 23,на управляющий вход которого поступает код с выхода счетчика 21. Выходсчетчика также подключен к дешифрато 29226 Устройство цифрового интегрирования, содержащее три узла свертки по модулютри, три узла сравнения, первый и второй регистры, с первого по шестой триггеры, коммутатор результатов контроля, сумматор по модулю три и сумматор подынтегральной Функции, причем входы подынтегральной Функции устройства соединены с входами первого узла свертки по модулю три и входами первого слагаемого сумматора подынтегральной Функции, выходы которого соединены с информа" ционными входами первого регистра, выходы которого соединены с входами .второго узла свертки по модулю три,45 50 55 ру 22, Ло начала работы устройствасчетчик удерживается в нулевом состоянии сигналом, поступающим на еговход сброса через вход 33 устройства.Далее сигнал инвертпруется и счетчикначинает считать синхросигнаты, поступающие на его счетный вход с синхровхода устройства. При этом сигналы 1 контроля с выходов триггеров 18-20поочередно в цикле подключаются черезинформационные входы коммутатора наего выход 37, являющийся выходом результата контроля устройства, Одновременно с этим на выход 38 поступаеткод с выхода счетчика 21, однозначносоответствующий номеру триггера,При появлении неисправности в устройстве или на его входах 31 -31 или 20 32 и 32 ошибка регистрируется первоначальйо одним из датчиков ошибки(триггеры 18-20) и в последующих тактах подтверждается триггерами с большими номерами. Последовательность 25 подключения сигналов контроля с ин"формационных входов коммутатора 23и его выход обеспечивает первоначальную регистрацию на выходе 37 устройства сигнала ошибки от триггеров впорядке номеров 18-20. При этом навыходе 38 появляется код счетчика,соответствующий этому триггеоу, .чтооднозначно указывает на место неисправности. Триггер 18 указывает ошибку ча входах 31, -31 и 32, н 32 уст - 35ройства, а также в узлах 15, 1, 7 и18, Триггер 13 локализует неисправность с точностью до узлов 1,3,5,6,4,27,28,16,12,8 и 19. Триггер 20локализует неисправность с точностьюдо узлов 2, 4,10,29,30;17,13,9 и 20.Формула и з о б р е т е н и явходы контрольных разрядов устройст ва соединены с входами первой группы первого узла сравнения и входами первого слагаемого сумматора по модулю три, выходы которого соединены5 с информационными входами второго регистра, выходы которого соединены с входами первой группы второго узла равнения, выходы первого, второго и третьего узлов сравнения соединены с,информационными входами первого, второго и третьего триггеров соответственно, выходы которых соединены с информационными входами четвертого, 15 пятого и шестого триггеров соответственно, выходы которых соединены с иформационными входами. коммутатора результатов контроля, управляющие входы которого соединены с выходами сетчика, а выход подключен к выходу результата контроля устройства, вы" ходы первого, второго узлов свертки по модулю три соединены с входами вторых групп первого, второго узлов 25 сравнения соответственно, выходы третьего узла свертки по модулю три соединены с входами первой группы третьего узла сравнения, вход сбросаустройства соединен с входом сброса 30 счетчика,.выходы которого соединены с выходами кода типа неисправности устройства, входы синхронизации лер 6 ого и второго регистров, счетчика И с первого по шестой триггеров соединены с входом синхронизации устройства, о т л и ч а ю щ е е с я тем, 1 то,с целью повьппения точности, в него введены два коммутатора коррекЦии, третий регистр, сумматор кор" рекции, дешифратор, с седьмого по девятый триггеры, два элемента И и два Элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, причем -й выход первого регистра соединен с (х+1)-м информационным входом первой 45 группы (=1,п, где и - разрядность подынтегральйой Функции) первого коммутатора коррекции, -1 (1. 1,п) выход которого соединен с (х+1)-м входом группы входов второго слагаемого сумматора подынтегральной функции, выходы первого регистра соединены с входами первого слагаемого сум" матора коррекции, выходы которого соединены с информационными входами третьего регистра, выходы которогосоединены с входами третьего узласвертки по модулю три и выходами интеграла устройства, х-й выход (1=2,п)третьего регистра соединен с (-1)-мвходом первой группы информационныхвходоввторого коммутатора коррекции,х-й выход ( 1,п) которого соединен с ь-м входом группы входов второго слагаемого сумматора коррекции,х-й (ь 1,п) выход первого регистра соединен с д-м входом второй группы информационных входов первого коммутатора коррекции, первый вход пер"вой группы информационных входовпервого коммутатора коррекции, первыйвход группы входов второго слагаемо"го сумматора подынтегральной функции,входы второй группы информационныхвходов второго коммутатора коррекциии -й вход группы входов второгослагаемого сумматора коррекции соединены с шиной логического нуля устройства, вход задания режима работы устройства соединен с управляющими вхо- .дами первого и второго коммутаторовкоррекции, а также первыми входамиэлементов И и элементов ИСКЛЮЧАЮЩЕЕИЛИ, установочный вход устройствасоединен с входами сброса всех регистров и триггеров, кроме четвертого,пятого и шестого,.вход синхронизацииустройства соединенс входом синхронизации третьего регистра, первый ивторой выходы второго регистра соединены с вторыми входами первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соот. -ветственно, входами второй группывторого узла сравнения и вторыми входами первого и второго элементов Исоответственно, выходы которых соединены с первым и. вторым входами второй группы третьего узла сравнениясоответственно, выходы первого и.второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первым и вторым входами вто"рой группы первого узла сравнения соответственно, с первого по третийвыходы дешнфратора,соединены с входами установки "1" с седьмого по девятый триггеры, выходы которых соединены с входами установки в "О" с четвертого по шестой триггеры соответственноюгвгг Составительчолинская Техреду,Олий Чекаио Редактор Корректор П. Бескид Тираж 668 Подписно комитета по изобретениям и открыт Москва, Ж, Раушская наб., д, 4 ГКНТ ССС м водственно-издательский ЗаказВНИИПИ осударственно 11303