Резервированное запоминающее устройство

окирезе ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ ИЗ ВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР1182581, кл, С 11 С 29/00, 1983,Авторское свидетельство СССР1409048 кл, С 11 С 29/009 1986. (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО(57) Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных ЗУ, обеспечивающих в процессе работы парирование ошибок любой кратности в многоразрядных блоках памяти. Цель изобретения - повышение быстродействия устройства. Устройство содержит основные бл 1, - 1, памяти (п-разрядные), рвный блок 22 памяти (п-разрядный), блок 3 памя ти контрольной информации (и-разряд" ный), сумматоры 4, - 4по модулю два Ь+1 входов), блок 5 суммирования по модулю два (пх 1 с+щ входов, щ выходов), дешифратор 6 (и+щ входов, 1 схп выходов), элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7- 7 . В блоки 2 и 3 записывается контрольная информация, полученная путем суммирования определенным образом строк и столбцов массивов данных, хранящихся в блоках 1. При считывании данных сумматоры 4 и блок 5 определяют ошибки и формируют корректирующие коды, поступающие на входы дешифратора 6. В соответствии с этими кодами дешифратор 6, вырабатывает сигналы, поступающие на входы элементов 7 и направляющие ис-каженные разряды данных, сигналы которых поступают на вторые входы элементов 7. 2 ил . 1 табл.1510012 10 15 Изобретение относится к вычислительной технике и может быть использовано при построении высоконадежных запоминающих устройств, обеспечивающих в процессе работы парирование ошибок любой кратности в многоразрядных блоках памяти.Цель изобретения вповышение быстродействия устройства.На фиг. 1 приведена структурная схема резервированного запоминающего устройства; на фиг.2 - структурная схема блока суммирования по модулю два (например, для устройства при 1 с Ф 4, ш5).Р Резервированное запоминающее устройство содержит основные блоки 11 памяти, резервный блок 2 памяти 20блок 3 памяти контрольной информации,п сумматоров 4- 4 по модулю два наЬ+1) входов каждый, блок 5 суммированин по модулю два, количество входов которого равно Ь и+ш) - количеству выходов основных 1- 1 и контрольного (с контрольной информацией)3 блоков памяти, а количество выходовравно ш-количеству разрядов блока 3памяти контрольной информации, дешифратор 6 на (и+ш) входов и 1 п выходов,1 групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ"и .1 оф 7- 7 1, по п эле.ментов в группе, выходы которых являются информационными выходами уст.,Ройства,Блок 5 суммирования по модулю два содержит ш сумматоров 8, - 8по ,модулю два (фиг.2, ш = 5). При 1 с = 40 = и4, ш = 5 фиг.2) разрядные выходы первого основного блока 1, памя ти соединены с соответствующими первыми входами сумматоров 8- 8по модулю двар Разрядные ВыхОды ВТОРО 45 го основного блока 1памяти соединены с соответствующими вторыми входами сумматоров 8- 8по модулю два, разрядные выходы третьего основного блока 1 з памяти соединены с соответствующими третьими входами сумматоров 8 з - 8 и 81 по модулю два.Для предложенного запоминающего устройства, способного в процессе работы парировать возникшие неисправности любого из 1 основных п-разрядных блоков 1, - 1памяти, использованы резервный и-разрядный блок 2 памяти, а также ш-разрядный блок 3 памяти с контрольной информацией. Разрядность ш блока 3 памяти контрольной информации определяется из выражений ш ) 2 п при четном ш; ш = И/и . при Ю/ап, при нечетном ш, где Н- разРядность информационных слов запоминающего устройства; и - разрядность основного блока памяти,Содержимое разрядов ячеек резервного блока 2 памяти и блока 3 памяти определяется в соответствии со следующим алгоритмом, суть которого рассмотрим на конкретном примере. Пусть при построении 16-разрядного Резервированного запоминающего устройства (И = 16) принято п = 4,тогда Е = 4 и ш = 5. Если расположитьразрядные выходы четырех основныхблоков 1, - 1памяти в соответствиис таблицей, имеющей четыре строки ипять столбцов,и записать поразрядные суммы по модулю два по строкамв соответствующие разряды ячейки резервного блока 2 памяти, а пораэрядные суммы по модулю два по столбцам в соответствующие разряды ячейки блока 3 памяти, то при последующем отказе, приводящем к ошибкам любой кратности в любом из основныхблоков 1 - 1памяти, неисправностьможет быть локализована, а информация основного блока памяти можетбыть восстановлена за счет поразрядного суммирования по модулю двана одной иэ групп элементов ИСКЛЮЧАЮЩЕЕ ИЛИ информации, считаннойиз неисправного основного блока 1,11, памяти, и корректирующей информации, полученной с соответствующих выходов дешифратора 6,151 ОО 12 Разрядные выходыосновных блоков Ячейки резервногоблока памяти памяти Ячейка блока памяти сконтрольной информацией 2 30 ти5 40 ф 55П а Схемное соединение сумматоров 4 - 4 по модулю два с основнымиь1 - 1 и резервным 2 блоками памя 1 1 сти (см. Фиг. 1 и таблицу) выполнено таким образом, что при полностью исправном состоянии устройства на выходах сумматоров 4- 4по модулю два появится нулевая информация, а при отказе одного из блоков - в искаженных разрядах, на выходах соответствующих сумматоров 4- 4по модулю два появится единичная информация. Съемное соединение сумматоров В - 8, по модулю два в блоке 5 суммирования по модулю два с основными 1 - 1и контрольным 3 блоками памяти (см. Фиг1, 2 и таблицу) выполнено такимобразом, что при полностью исправном состоянии устройства на выходах блока 5 появится нулевая информация, а при отказе одного из блоков на выходах, .соответствующих искаженным разрядам, появится единичная информация, Локализация искаженных разрядов запоминающего устройства производится дешифратором 6 по информации с выходов блока 5 суммирования по модулю два.Например, при отказе первого основного блока 1 памяти и искажении информации всех его и разрядов едничная информация появляется надах 4 - 4, 5- 5дешифратортак как происходит несравнение имации, считанной с основных блок1, - 1памяти с информацией резного блока 2 памяти и блока 3 паконтрольной информации, При искажнии всех и разрядов второго осного блока 1 памяти единичная инфмация появляется на входах 4, - 4и 5 - 5дешифратора 6, при иск нии всех и разрядов третьего ос вного блока 1 памяти единичная информация по вляется на входах 4 1 4 и 5 5 - 5 дешифратора 6. Ана" логичным образом происходит изменение информации на входах дешифратора 6 при искажении информации других блоков памяти запоминающего устройства и искажении информации произвольного количества разрядов в одном из них.По информации, поданной с выходов дешифратора 6 на одни из входов . групп элементов ИСКЛНЧАЮЦЕЕ ИЛИ 7 - 7,, 7 1: - 71 может быть откорректирована информация, считанная с основных блоков 1 - 1 памя%на выходы устройства.Из анализа таблицы следует, что искажение информации любого из основных блоков 1, - 1 памяти приводит к появлению единичной информации на соответствующем количестве входов 4, - 4и 5- 5 дешифратора 6. Это позволяет исключить влияние искажения информации в резервном блоке 2 памяти или в блоке 3 памяти контрольной информации на выдаваемую из устройства информацию, так как в этом случае единичная информация появится или на соответствующем количестве входов 4, - 4или 5- 5 ,дешифрато 6 Реализацию дешифратора 6 наиболе целесообразно осуществить при использовании БИС ПЗУ, при этом входная информация дешифратора 6 интерпретируется как адрес ПЗУ, а выходая информация - как считанное из ЗУ информационное слово, Для рас-, смотренного примера необходимо 16- разрядное ПЗу с 9-разрядным адресным пространством.1510012Устройство работает следующим образом,Обращение производится одновременно к блокам 1., - 1 , 2, 3 памяти.5Считанная из основйых блоков 1, - 1памяти информация поступает на однииз входов соответствующих групп элементов ИСКЛ 10 ЧЙОЩЕЕ ИЛИ 7 - 771, - 71,. Одновременно информацияодноименных разрядов основных блоков 1, - 1памяти и резервного блока 2 памяти поступает на входы соответствующих сумматоров 4 - 4 помодулю два, с выходов которых результат суммирования (по строкам,применительно к таблице) поступаетна одни из входов дешифратора 6. Надругие входы дешифратора б с выходов блока 5 суммирования по модулю 2 Одва поступает результат поразрядного суммирования информации основныхблоков 1 - 1 1,памяти и блока 3 памяти контрольной информации (постолбцам, применительно к таблице). 25Информация на выходы блока 5 суммирования поступает с выходов соответствующих щ сумматоров 8- 8(фиг,2, при т = 5), на одни из входовкоторых поступает информация соответствуюших разрядов блока 3 памяти,на остальные входы соответствующих сочетаний и сумматоров по модулю два из ш поступает информация свыходов соответствующих разрядов,35соответствующих сочетаниям основных блоков 1, - 1 памяти.При отсутствии неисправностейв основных блоках 1 - 1 памяти1запоминающего устройства с выходовсумматоров 4, - 4и выходов блока 5суммирования по модулю два на соответствующие входы дешифратора 6 поступает информация об отсутствииошибки - нулевая информация, с вы 45ходов дешифратора 6 на другие входысоответствующих групп элементов ИСКЛ 10 ЧА 10 ЩЕЕ ИЛИ 77 , е771 поступают управляющие сигналы,не изменяющие информацию на выходах устройства, В результате с выходов групп элементов ИСКЛ 10 ЧАЮЩЕЕ ИЛИна выход устройства поступает информация основных блоков 1- 1 памяти,При возникновении неисправностиодного из основных блоков 1, - 1,памяти в дешифраторе б происходит по информации с выходов сумматоров 4- 4 по модулю два и выходов блока 5 суммирования по модулю два (обе информации отличные от нулевой) идентификация искаженных разрядов отказавшего блока памяти аналогично описанному, В результате с соответствующих выходов дешифратора 6 поступают управляющие сигналы на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответствующей группы, корректирующие искаженную информацию на выходах устройства (за счет ее инвертирования).Отказ резервного блока 2 памяти или блока 3 памяти не приводит к искажению информации на выходах устройства, так как в этом случае не происходит идентификация искажения информации разрядов основных блоков 11 - 11, вследствие поступления на входы дешифратора б ненулевой информации только с выходов сумматоров 4- 4или с выходов блока 5 суммирования по модулю два,формула изобретенияРезервированное запоминающее устройство, содержащее основные блоки памяти, выходы которых подключены к входам первой группы блока суммирования по модулю два, входы второй группы которого подключены к выходам блока памяти контрольной информации, выходы блока суммирования по модулю два подключены к входам первой группы дешифратора, входы второй группы которого подключены к выходам сумматоров по модулю два, первые входы которых подключены к соответствующему выходу резервного блока памяти, входы группы каждого из сумматоров по модулю два подключены к соответствующим выходам основных блоков памяти, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых.подлкючены к выходам основных блоков памяти, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходам дешифратора.1510012 Составитель С.ШустенкоРедактор А.Мотыль Техред А.Кравчук орректор Т.Кол аказ 5822/52 ираж 558 писное и ГКНТ ССС венного комитета по изобретениям и открыт 113035, Москва, Ж, Раушская наб д. 4 ВНИИПИГосуда Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагари