Устройство для связи процессоров

(19) (11) 51) 4 С 06 Р 15/16 ПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР А ВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР В 840867, кл. С 06 Р 3/04, 1981.Авторское свидетельство СССР У 1213474, кл. С 06 Р 15/16, 1985. (54) УСТРОЙСТВО ДЛЯ СВЯЗИ ПРОЦЕССОРО (57) Изобретение относится к вычисли тельной технике и может быть использовано при организации вычислительных процессов в многопроцессорных системах. Целью изобретения является повышение производительности многопроцессорной системы за счет организации в ней обмена через заранеезаданные ячейки общего поля памяти,Устройство содержит а блоков 1 памяти, коммутатор 2, и блоков 3 управления интерфейсными каналами, и блоков4 межпроцессорного обмена и и каналов 5 ввода-вывода процессоров. Блок4 межпроцессорного обмена содержитдешифратор 6 управляющих признаков,дешифратор 7 номера управляющегопроцессора, регистр 8 номера процессора, регистр 9 номера управляющегопроцессора, триггер 10 "Пуск", схему 11 сравнения. Все основные блокиустройства для связи процессоров соединены соответствующими шинами.1 ил.з14Изобретение относится к вычислительной технике и может быть использовано при организации вычислительных процессов в многопроцессорныхсистемах.Цель изобретения - повышение производительности многопроцессорнойсистемы эа счет организации обменамежду процессорами через заранее определенные ячейки. общего поля памяти.На чертеже приведена структурнаясхема устройства.Устройство для связи процессоровсодержит ш блоков 1 памяти, коммутатор 2, п блоков 3 управления интер"фейсными каналами, и блоков 4 межпроцессорного обмена с и каналами5 ввода-вывода процессоров.Блок 4межпроцессорного обмена содержит дешифратор 6 управляющих признаков, дешифратор 7 номера управляющего процессора, регистр 8 номера процессора,регистр 9 номера управляющего процессора, триггер 10 "Пуск", схему 11сравнения.Устройство для связи процессороввключает следующие шины для подачисигналов, шины 12 и 13 - набора инФормационных и управляющих сигналовмежмодульных сообщений; шику 14 набора информационных и управляющихсигналов обмена канала 5 ввода-вывода процессора; шину 15 сигнала сравнения, шину 16 сигнала разрешениядешифрации межпроцессорного обраще-,ния; шину 17 сигналов запросов напрерывание по вызову на связь иэдругих процессоровф шину 18 сигналапуска процессора в работу", шину 19сигнала сброса триггера "Пуск", шину 20 набора управляющих сигналов,передаваемых в процессор, установкипроцессора в исходное состояние исигналов останова и пуска рабочихМчастот процессора, шину 21 сигналовзапросов на прерывание при выполнении заказанных данным процессоромсрочных и несрочных обменов; шину22 - передачи информации о номере,.который присвоен данному процессору,и номере ведущего процессора, из которого поступила команда "Пуск".Устройство работает следующим образом,В многопроцессорной вычислительной системе одновременно может бытьреализовано несколько (по числу про 81785 цессоров) вычислительных процессов,связанных с решением задач в видепоследовательно-параллельного алгоритма. Процессор, организующий параллельный вычислительный процесс, илитот процессор, которому необходимопередать данные, обработанные им длядальнейших вычислений в другой про 10 цессор, готовит в специально отве 15 20 25 30 35 40 45 50 55 денной для этой цели зоне общего поляпамяти справочную информацию. Затемв этот процессор передается информа-.ционное слово, содержащее управляющиепризнаки, Справочная информация определяет местоположение в общем полепамяти программы, которую необходимовыполнить, или данных, которые необходимо обработать в другом процессоре. Управляющие признаки, передаваемые в составе информационногослова в другой процессор, предназначены для инициации в нем вычислительного процессора.Передача справочной информации иинформации, содержащей управляющиепризнаки, осуществляется по шинам.12-14 связи процессоров с блокамипамяти. В составе передаваемой по шинам информации выделяются адресныеИ информационные слова.Адресное слово содержит: и разрядов собственно адресной информации,определяемых объемом общего поля памяти, из которыхстарших разрядовобозначают программный номер ЗУ; шразрядов - служебные признаки, в которых определяется тип обращения кпамяти (запись, считывание и т.д.);1 разрядов - код номера абонента(обратный адрес абонента); обратившегося в ЗУ, из которого Р. разрядовсодержит номер обратившегося процессора, а Я разрядов - номер его блокамежпроцессорного обмена,Обратный адрес абонента используется в операциях типа "Считывание"для передачи считанной из ЗУ информации соответствующему абоненту. Разрядность информационного слова, передаваемого по интерфейсу, определяется принятым форматом информациипроцессора и разрядностью кода номера абонента,Управляющие признаки содержат:1.разрядов - код номера абонентаприемника (процессора), в которыйпередается информация межпроцессорного обмена, 1 разрядов - код передаваемого сигнала; 1 разрядов - кодномера абонента передатчика, из которого передается информация межпроцессорного обмена.Процесс передачи информации междупроцессором и блоками памяти осуществляется через коммутатор 2, Техническая реализация коммутатора осуществляется в зависимости от требованийк быстродействию многопроцессорнойсистемы и может быть магистрального,матричного или магистрально-матричного типа. В данном случае используется коммутатор матричного типа,обеспечивающий связь всех несовпадающих между собой обращений абонентови обслуживающий совпадающие запросыпо принципу приоритета.Для реализации межпроцессорногообмена необходимы следующие режимыработы: режим записи информации взапоминающее устройство Запись в ЗУ,режим считывания информации Считывание ЗУ; режим передачи (записичтения),Блок 3 технически реализуется какшироко известная в вычислительнойтехнике схема цифрового логическогоавтомата, микропрограмма которогостроится в соответствии с требуемойвременной диаграммой взаимодействия,обеспечивая передачу адресного и информационного слова в соответствиис заданным режимом.Для выполнения режима "Запись вЗУ" процессор по шине 14 выдает кодоперации (в данном случае код режимаработы на запись), .адресное словои информационное слово. После дешифрации в блоке 3 принятого кода операции блок управления интерфейснымиканалами формирует сигнал "Запрос",по которому коммутатор 2 осуществляет, в соответствии с заданным кодомзапроса, соединение соответствующихшин 13 и 12 и обеспечивает их связьдо момента окончания обращения изаписи в соответствующий блок 1 памяти информационного слова.Выполнение режима "Считывание ЗУосуществляется в той же последовательности, что и в режиме "Запись вЗУ", с той лищь разницей, что процессор по шине 14 выдает код режимаработы на считывание, причем при поступлении по шине 13 информационногослова блок 3 осуществляет дешифрацию кода номером блока межпроцессор 1481 785 6ного обмена данного процессора, содержащегося в О разрядах обратногоадреса передаваемого сообщения, формируя сигнал разрешения записи. Кро 5ме того, по результату сравнения кода, передаваемого в р разрядах обратного адреса информационного слова,с кодом номера процессора, хранящимся в блоке межпроцессорного обмена,блок управления интерфейсными каналами (БУИН) осуществляет контроль напренадлежность поступившей информации данному процессору, формируя вслучае несовпадения кодов сигналошибки.Для выполнения режима Передача"процессор формирует адресное и информационное слова и вырабатываетсигнал "Обращение в БУИН". Адресноеслово в служебных признаках содержитпризнак "Запись в чтен", а в раэря"дах 1 (обратный адрес) указан номерпроцессора и его устройства (блокамежпроцессорного обмена), в которыйтребуется передать информацию.Информационное слово, передаваемое в режиме передачи, содержит управляющие, признаки и служебную информацию, которая для каждой конкретной системы кодируется соответствующим образом с учетом особенностейсистемы.Блок 3 обеспечивает передачу адресного и информационного слова через интерфейс аналогично режиму записи.В режиме "Передача" информационное слово, поступившее в ЗУ, записывается по указанному в адресномслове адресу (как в режиме "Запись" ),после чего оно передается абоненту,номер которого указан в адресномслове (как в режиме "Считывание" ),Справочная информация и информа-,45ция с управляющими признаками, передаваемыми в другой процессор, размещается в специально отведенной дляэтой цели зоне межпроцессорного обмена.50Работа блока межпроцессорного обмена 4 подешифрации информационного сообщения, поступающего в процессор по интерфейсу, "Процессор-память", разрешается при поступлениисигнала "Межпроцессорное сообщение"(МО) по шине 16, вырабатываемого вблоке 3 в случае, если вразрядахобратного адреса передаваемого ин 14817855 10 15 20 25 30 35 40 45 50 55 Формационного слона указан код устройства межпроцессорного обмена.Информация межпроцессорного обмена, поступающего по интерфейсу,распределяется по блоку 4 межпроцессорного обмена следующим образом: 1 разрядов содержащих код сигнала, поступают на дешифратор 6 управляющихпризнаков;разрядов, содержащихкод абонента приемника, поступаютна информационные входы регистра 8номера процессораи схему 11 сравнения, 1 разрядов, содержащих кодабонента передатчика, поступают наинформационные входы регистра 9 номера управляющего процессора и дешифратора 7 номера управляющего процессора,Дешифратор 6 Формирует следующиегруппы сигналов: группу 1 сигналов,выдаваемых по шине 20 в схему управления процессором, группу 2 сигналов, выдаваемых по шине 21 в устройство прерывания программ процессора,группу 3 управляющих сигналов, определяющих характер распараллелинаемого вычислительного процесса к этойгруппе относятся сигналы "Пуск","Выход на связь", "Принять информацию".Сигнал нПуск, поступающий, с второго выхода дешифратора 6 управляющих признаков, устанавливает в единичное состояние соответствующийтриггер 10 "Пуск", сигнал с которогопо шине 18 поступает в устройствоуправления процессора в цепь запуска программы,Начало и конец выполняемой программы задается в зоне межпроцессорного обмена. Кроме того, сигнал"Пуск" поступает на управляющий входрегистра 9 номера управляющего процессора, из которого пришло межпроцессорное сообщение,Выход регистра 9 подключен к каналу ввода-вывода процессора. Содержимое регистра 9 используется дляформирования ответа процессора передатчику после выполнения заданнойпрограммы. Триггер 10 "Пуск" устанавливается в исходное состояние носигналу из устройства управленияпроцессора в конце выполнения заданной программы.Сигнал "Выход на связь" поступаетна управляющий вход дешифратора 7номера управляющего процессора, осущестнляющего расшифровку кода номера процессора передатчика, из которого прИшло межпроцессорное сообщение.Сигналы с дешифратора 7 поступают по шине 17 в устройство прерывания программ, имеющее для прйема этих сигналон соответствующее число входов.При прерывании работы процессора по этим сигналам нключается программа, обеспечивающая считынание справочной информации о размещении в общем поле памяти данных, подлежащих обработке, из соответствующей данному прерыванию зоны межпроцессорного обмена.Сигнал нПринять информацию" поступает на управляющий вход регистра 8 номера процессора и предназначен для записи н него кода номера процессора, Присваивание номеров осуществляется при наборе конфигурации системы. Кроме того, сигнал "Принять информацию" поступает в схему 11 сравнения, и если он поступает низким уровнем, то вне зависимости от результата сравнения на .выходе схемы сравнения формируется сигнал, соответствующий положительному результату сравнения обратного адреса.Формула изобретения Устройство для снязи процессоров, содержащее а блоков памяти, коммутатор, 1-и (1 = 1, ш) информационный вход-выход. которого подключен к входу-выходу -го (1=1,ш) блока памяти, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности многопроцессорной системы за счет организации в ней обмена через заранее заданные ячейки общего поля памяти, в него введены и блоков управления интерфейсными каналами, и блоков межпроцессорного обмена, который содержит дешифратор управляющих признаков, дешифратор номера управляющего процессора, регистр номера процессора, регистр номера управляющего процессора, триггер "Пуск", схему сравнения, первый вход-выход 1-го блока управления интерфейсными канала. ми ( = 1,п) подключен к 1-му информационному входу-выходу коммутатора и к входу 1-го блока межпроцессорного обмена, второй вход-выход 1-го блока управления интерфейсными каналами подключен к 1-му каналу ввода-вывода процессора, входи выход 1-го блока управления интерфейсными каналами1481785 Составитель А. ИвановТехред М.Ходанич Корректор В. Гирняк Редактор В. Данко Заказ 2692/51 Тираж 669 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР . 113035, Москва, Ж, Раушская наб д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 соединены соответственно с первымвходом н первым выходом 1-го блокамежпроцессорного обмена, которые соответственно являются входом дешнфратора управляющих признаков и выходом схемы сравнения блока межпроцессорного обмена, причем входы дешифратора управляющих признаков соединены соответственно с входом регистра номера управляющего процессора, входом дешифратора номера управляющего процессора, входом регистра номера процессора, первым входомсхемы сравнения и соединены с входом3-го блока межпроцессорного обмена,выход регистра номера процессорасоединен с вторым входом схемы сравнения, выход регистра номера управляющего процессора является четвер-тым выходом 1-го блока межпроцессорного обмена и соединен с 1-и каналомввод-вывода процессора, первый выход дешифратора управляющих признаков1 соединен с первым входом регистра номера процессора и первым входом схемы сравнения, второй выход дешифратора управляющих признаков соединен соответственно с первым входом регистра номера управляющего процессора и с входом установки в "1" триг гера "Пуск", вход сброса которогоявляется вторым входом 1-го блока межпроцессорного обмена, выход триггера "Пуск" является вторым выходом блока межпроцессорного обмена, четвертый и пятый выходы дешифратора уп равляющих признаков является первыми вторым выходами 1-го блока межпроцессорного обмена, третий выход дешифратора управпякицих признаков соединен с первым входом дешифратора но 20 мера управляющего процессора, выходкоторого является третьим выходом -го блока межпроцессорного обмена и соединен с -м каналом ввода-вывода процессора.