Синтезатор частот

СОЮЗ СОВЕТСКИСОЦИАЛИСТИЧЕСНРЕСПУБЛИК ЯО,03 1 7/2 САНИЕ ИЗОБРЕТЕНИЯ ИДЕТЕЛЬСТ К АВТОРСНО арственный Самоило льство СССР 7/22, 15, 10,80, 86334,адиог-ра Пель льной одных гает- цийГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГМНт СССР(46) 07.05.89. Бюл, У (71) Ярославский госуд университет(57) Изобретение относится к ра технике и м,б. использовано в р технических системах в качестве высокостабильной сетки частотизобретения - повышение спектра чистоты и увеличение кол-ва вых частот. Поставленная цель дости ся введением делителя 5 частоть рового инт .гратора 8, двух мультиплексоров 9, 10, усреднителя 12 исинхронизатора 13. Усреднитель 12 выполняет операцию усреднения кадаошибки на выходе интегратора 8 и усредненный код через мультиплексор 9перед подключением очередного г-ра1, .1 обеспечивает предустановку интегратора 8, Синхронизатор 13осуществляет полную синхронизациюработы узлов синтезатора. Для обеспечения устойчивости кольца автоподстройки в интегратор 8 введено форсирующее звено, реализованное, например, с помощью сумматора. В синтезаторе обеспечивается постоянствостационарной разности Мз для различных г-ров,что,в сваю очередь,исключает паразитные переходные процессЫи связанное с ними увеличение Флуктуаций частоты выходного сигнала.1 .з.п. й-лы, 2 ил,Изобретение относится к радиотехнике и может быть использовано врадиотехнических системах в качестве генератора высокостабильной сетки частотЦелью изобретения является повышение спектральной чистоты и увеличение количества выходных частот.На фиг1 представлена электрическая структурная схема синтезатора частот; на фиг, 2 - структурнаясхема синхронизатора,Синтезатор частоты содержит Иперестраиваемых генераторов 1,11первый, второй.И-й блоки22 элементов памяти, делитель .3 частоты с переменным коэффициентомделения (ДПКД), фазовый детектор(ФД) 4, делитель 5 частоты, опорныйгенератор 6, первый мультиплексор 7,цифровой интегратор 8, второй мультиплексор 9, третий мультиплексор 10,демультиплексор 11, усреднитель 12,синхронизатор 13Синхронизатор 13при этом содержит первый и третийформирователи 14-16 импульсов, формирователь 17 сигналов управления,первый и второй элементы 18 и 19 задержки, элемент ИЛИ 20, элемент И 21,первый триггер 22, второй триггер23, третий триггер 24. Фазовый детектор 4 состоит из формирователя 25импульсов и измерителя 26 временного интервала, а каждый из И блоковэлементов 2,2 памяти содержитрегистр 27 памяти и цифроаналоговыйпреобразователь (ЦА 1) 28.Синтезатор частот работает следующим образом.Один из И перестраиваемых генераторов 11, первый мультиплек-.сор, ДПКДЗ, ФД 4, цифровой интегратор8 и соответствующий блок 2,2элементов памяти образуют замкнутоекольцо фазовой автоподстройки, приэтом регистр 27 и ЦАП 28, входящиев состав каждого из У бЛоков элементов 2,2 памяти выполняют функции преобразования цифрового сигнала фазового рассогласования с выхода третьего мультиплексора 10 в аналоговый сигнал управления перестраиваемым генератором 1,1 Лемультиплексор 11 осуществляет подключение требуемого перестраиваемого генератора 11 к кольцуавтоподстройки путем подачи импульсов стробирования на вход регистра 10 15 20 25 30 35 40 45 50 55 10 соответствующего блока элементов 2.,2 памяти, Усреднитель 12 выполняет операцию усреднения кода ошибки на выходе цифрового интегра;ора 8, и усредненный код через третий мультиплексор 10 в момент размыкания кольца автоподстройки переписывается в соответствующий регистр 10. Второй мультиплексор 9 перед подключением очередного перестраиваемого генератора 11 ц обеспечивает предустановку цифрового интегратора 8, Синхронизатор 13 осуществляет полчую синхронизацию работы узлов синтезатора частот, а с помощью опорного генератора 6 и делителя 5 частоты формируются необходимые опорные и тактовые последовательности импульсных сигналов.Частоты отключенных от кольца автоперестройки перестраиваемых генераторов 11 ц поддерживают постоянными за счет напряжения, записанного в соответствующий блок 22 элементов памяти, при этом фиксируется среднее значение сигнала подстройки, что обеспечивает минималь- . ный частотный сдвиг и соответственно минимальный паразитный фазовый уход за время размыкания. В синтезаторе частот также обеспечивается постоянство стационарной разности фаз для различных генераторов, что в свою очередь исключает паразитные переходные процессы и связанные с ними увеличение флуктуаций частоты выходного сигнала,ФД 4 выполнен в виде цифрового фазового детектора. Сигнал с выхода ДПКД 3 поступает на один из входов формирователя 25, который формирует импульсы, длительность которых определяется моментами прихода импульсных сигналов с выхода делителя 5 частоты и ДПКДЗ и соответствует разности фаз этих сигналов. Сформированные таким образом импульсы поступают на вход измерителя 26 временного интервала, где преобразуются в цифровой код, при этом на выходе измерителя временных интервалов может быть как положительное число в прямом коде, так и отрицательное в дополнительном, Знак определяется относительно среднего значения, соответствующего длительности импульса формирователя 25. равной половине периода частоты сравнения, путем50 55 предустановки измерителя 26 временного интервала в среднее положение. Смещение кода связано с тем, чтобы увести стационарную разность Фаз на входе ДФ 4 от нулевого значения, которое объясняется наличием в схеме циФрового интегратора 8 и нежелательно с точки зрения устойчивости кольца автоподстройки. Код с выхода ФД 4 поступает на цифровой интегратор 8, разрядность которого, как правило, больше разрядности измерителя 26 временного интервала ФД 4. В этом случае на старшие разряды цифрового интегратора 8 заводится информация со старшего разряда ФД 4, отвечающего за знак числа, что обеспечивает накопление цифровым интегратором 8 информации с учетом ее знака. Для обеспечения устойчивости кольца автоподстройки в цифровой интегратор 8 введено Форсирующее звено, реализованное, например, с помощью сумматора (не показан) . Для того, чтобы коэффициент усиления был больше единицы, достаточно сдвинуть на нужное число разрядов вверх информацию на входе сумматора, объединенном с входом цифрового интегратора 8. Так реализуются коэффициенты усиления, кратные 2 (где 1=0,1).Усреднитель 12 представляет собой накопительный сумматор и включается путем подачи на его вход в определенный момент, определяемый высоким уровнем на выходе Формирователя 17 сигналов синхронизатора 13, импульсов стробирования с выхода элемента И 21, Число этих жпульсов кратно 2 (где в=1,2) и конкретно определяется длительностью сигнала с выхода формирователя 17 сигналов. После того, как необходимое число импульсов поступит на вход усреднителя 12, низкий уровень на выходе формирователя 17 сигналов запретит дальнейшее прохождение через элемент И 21, Первый триггер 22 задним Фронтом импульса с формирователя 17 сигналов перебрасывается в состояние "логической 1" и осуществляет переключение третьего мультиплексора 10. Очередным импульсом стробирования через третий формирователь 16 и первый элемент 18 задержки с выхода второго элемента 19 задержки через демуль,типлексор 11 информация с выхода усреднителя 12 переписывается в регистр 27, соответствующего блока 5 10 15 20 25 30 35 40 22 элементов памяти. Чтобыусреднить накопленную в усреднителе12 информацию достаточно ее сдвинутьна ш разрядов вниз на входе третьего мультиплексора 10. Этим же импульсом Формируется сигнал на выходевторого формирователя 15, и первыйтриггер 22 сбрасывается в обратноесостояние и его выходной импульспереводит второй и третий триггеры23 и 24 в состояние "логической 1",которое осуществляет запрет деленияв делителе 5 частоты и в ДПКД 3.Таким образом происходит размыканиекольца автоподстройки с запоминанием потенциала подстройки и синтезатор частоты переходит в состояниеготовности, о чем сигнализирует импульс на ьыходе первого триггера 22,При поступлении на первом и второмвходе управления синтезатора частотновой информации на входе первогоформирователя 14 Формируется импульс,который сбрасывает третий триггер24 в обратное состояние и снимаетзапрет на работу делителя 5 частоты.При этом измеритель 26 временныхинтервалов ФД 4 начинает счетимпулвсов с выхода опорного генератора 6.Кроме того, формирователь 17 сигналов устанавливается в исходное состояние, При достижении измерителем26 временных интервалов состояния,соответствующего переходу через "0",на его выходе появляется импульс,который сбрасывает второй триггер23 в исходное состояние, тем самымснимается запрет с ДПКД 3, импульсс выхода которого сразу же. приводитк Формированию заднего фронта импульса формирователя 25, при этом длительность последнего близка к половине периода частоты сравнения, В момент действия импульса с выхода второго триггера 23, который также поступает на вход установки цифрового интегратора 8, импульсом с выхода элемента ИЛИ 20 осуществляется предустановка цифрового интегратора 8 в состояние, соответствующее коду включенного в кольцо автоподстройки регистра 27 соответствующего блока 2. ,2 д элементов памяти.Таким образом, происходит синхронный переход к подстройке очередного перестраиваемого генератора 1, 1,сФормула из обретения1. Синтезатор частот, содержащий И параллельно включенных каналов, 5 14 каждый из которых содержит последовательно соединенные блок элементов памяти и перестраиваемый генератор, последовательно соединенные первый мультиплексор, делитель частоты с переменным коэффициентом деления и фазовый детектор, а также опорный генератор и демультиплексор, при этом выход перестраиваемого генератора каждого из И каналов подключен к соответствующим сигнальным входам первого мультиплексора, вход управления которого объединен с управляющим входом демультиплексора и является первым управляющим входом синтезатора частот, а вход предустановки делителя частоты с переменным коэффициентом деления является вторым управляющим входом синтезатора частот, о т л и ч а ю щ и й с я тем, что, с целью повышения спектральной чистоты и увеличения количества выходных частот, введены синхронизатор, делитель частоты и последовательно соединенные второй мультиплексор, цифровой интегратор, усреднитель и третий мультиплексор, при этом вход и выход делителя частоты подключены соответственно к выходу опорного генератора и к второму входу Фазового детектора, информационный вход которого соединен с информационным входом цифрового интегратора, выход которого подключен к второму входу третьего мультиплексора, управляющий вход цифрового генератора соединен с выходом управления синхронизатора, вход управления синхронизатора подсоединен к входу управления демультиплексора, первый .и второй входы синхронизатора подключены соответственно к первому и второму выходам. Фазового детектора, установочный вход которого соединен с первым установочным выходом синхронизатора, установочный вход делителя частоты с переменным коэффициентом деления объединен с входом установки цифрового интегратора и подключен к второму установочному выходу синхронизатора, третий установочный выход которого подключен кустановочному входу делителя частоты, выход опорного генератора соединен с тактовым входом Фазового детектора, первый, второй и третий выходы стробирования синхронизатора соответственно подключены к входу стробирования пифрового интегратора, 78328 6 45 50 55,ходом первого формирователя импульсов,вход которого является входом уп 5 10 15 20 25 ЗО 35 к входу стробирования усреднителя,к втОрому информационному входу демультиплексора, каждый из И выходов которого подключен к входу стробирования блока элементов памяти соответствующего из М каналов, выход обнуления синхронизатора соединен с входом обнуления усреднителя, информационные входы блока элементов памяти каждого из И каналов объединены и подключены к выходу третьего мультиплексора, цифровой выход блока элементов памяти каждого из Б каналов соединен с соответствующим информационным входом второго мультиплексора,2. Синтезатор по п. 1, о т л ич а ю щ и й с я тем, что синхронизатор содержит последовательно соединенные первый формирователь импуль,сов, Формирователь сигналов управления и второй Формирователь импульсов, последовательно соединенныетретий Формирователь импульсов, первый элемент задержки, второй элементзадержки, первый триггер и второйтриггер, а также третий триггер,элемент ИЛИ и элемент И, первый входкоторого объединен с вторым входомпервого триггера и подключен к выходу формирователя сигналов управления, информационный вход которогообъединен с входом третьего Формирователя импульсов и является первымвходом синхронизатора, первый и второй входы элемента ИЛИ подключенысоответственно к выходу первого Формирователя импульсов и выходу третьего формирователя импульсов, выходэлемента ИЛИ является первым выходомстробирования синхронизатора, второйвход элемента И подключен к выходупервого элемента задержки, выход элемента И и выход второго элемента задержки являются соответственно вторым и третьим выходами стробированиясинхронизатора, выход первого элемента задержки является первым установочным выходом синхронизатора, выход второго формирователя импульсовявляется выходом обнуления синхронизатора, первый и второй входы третьего триггера соединены соответственно с выходом первого триггера и выравления синхронизатора, второй входи выход второго триггера являютсясоответственно вторым входом и вто1 78328 рым установочньм выходом синхронизатора, выход третьего триггера является третьим установочным выходом Составитель Ю.Ковалеазаренко Техред М.Ходанич Корректор Л ипенко Редактор Тираж 8 одпи тиям при ГКНТ СССРроизводственнз-издатель кий комбинат Патент , г,ужгород ул Гагарина,10 Заказ 2372/ ВНИИПИ Госу твенного комитета 113035, Москва, Ж синхронизатора, а выход первого триггера является выходом управления синхронизатораизобретениям и оРаущская наб.,