Многофункциональный преобразователь

(46) (72) (53) (56) В 11 24 8, Бюл, зинов и (088.8 ое свид л. С 06 Мф 37А.А. Шляппо тельство СССР Р 15/31, 1984 льство СССР Р 157353, 198 видет кл. ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПОДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ 403390 3 6,01, 07.10. С.В. К 681.32 Авторс 2539, торско 1257,в частности к пч Функциональным Цель изобретения - урных затрат, потвия преобразоваего функциональных ет воспроизведения ого внда. Преобт регистры 1, 2, счетчик 7, вычи, элемент И 10, к 12 управления.Изобретение относится к вычислиельной технике, в частности к кусочно-ступенчатым Функциональнымпреобразователям.Цель изобретения - сокращение аппаратурнык затрат, повышение быстродействия преобразователя и расширеБие его Функциональных возможностейза счет воспроизведения функций произвольного вида.На фиг 1 приведена схема преоб- .разователя; на Фиг. 2 - возможныйвариант выполнения блока управления.Преобразователь (Фиг.1) содержит 15регистры 1 и 2, блоки 3-6 памяти,счетчик 7, вычитатель 8, триггер 9,элемент И 10, коммутатор 11, блок12 управления, содержащий выходы 1319, вход 20, счетчик 21, постоянныйзапоминающий узел 22., управляемыйделитель 23 частоты, элемент И 24,триггер 25, выходы 26 и 27 узла 22,тактовый вход 28, вход 29 запуска,выход 30 сигнала окончания преобразования.Преобразователь .работает следующимобразом.В исходном состоянии регистры 1и 2, счетчики 7 и 21 и триггеры 9 и 3025 обнулены. В .блок 4 памяти занесены коды узловык значений абсциссучастков аппроксимации, в блок 6 -коды выборочных значений ординат уФункции.на раэличнык участках апнрох- З 5сймации, в блоке 5 - коды управлениякоммутатором 11 (блоки 5 и 12 памятиперепрограммируемого тина), В блок 3памяти занесены коды предварительнойустановки текущих номеров участковаппроксимации (например, нули),Работа устройства начинается сподачи импульса запуска на вход 29блока 12 управления, Этим импульсомтриггер 25 устанавливается в единичное состояние и отпирает элемент И24, Первый же импульс тактовой частоты У проходит через элемент И 24,делитель 23 (на котором установленоминимальное время задержки) и устанавливает счетчик 21 в состояние 001.Узел 22 по состоянию адреснык входов 0001 (где первый 0 - сигнал навходе 20, а 001 - состояния первыхтрех разрядов счетчика 21) формируетединичный сигнал яа выходе 13; который поступает на синхровходы регистров 1 и 2, В.результате в регистр 2заносится код текущего значения преобразуемого аргумента, а в регистр1 (первое и второе поле данных регистра) - коды номера аргумента и номера функции.По истечении времени записи даннык в регистры 1 и 2 на выходе делителя 23 появляется импульс тактовойчастоты, который переводит счетчик21 в состояние 010, Снимается сигналс выкода 13 и устанавливается единичный сигнал на выходе 14 блока 12управления, поступающий на вход "Выборка кристалла" блока 3 памяти. Таккак нулевым сигналом с выхода элемента И 1 О блок 3 памяти установлен врежим чтения, то импульсом с выхода14 блока 12 управления осуществляется считывание кода предварительнойустановки номера участка аппроксимации в счетчик 7,После установки кода в счетчике7 на выкоде делителя 23 появляетсяочередной импульс, который переводитсчетчик 21 в состояние 011, По этомусостоянию снимается сигнал с выхода14 и Формируется единичный сигналяа выходе 17 блокауправления, Сигнал с выхода 17 поступает на входразрешения чтения блока 4 памяти,В результате на выходе блока 4 памяТи устанавливается код узлового значения абсциссы участка аппроксимации.Вычитатель 8 вычисляет разность между кодом текущего значения аргументаи кодом узлового значения абсциссы.Если эта разность отрицательная, тоединица устанавливается на прямомвыходе знакового разряда вычитателя8, если разность положительная, тоединица устанавливается на инверсиомвыходе. В обоих случаях состояниевыходного сигнала элемента И 10 яеизменяется, так как триггер 9 былобнулен перед началом цикла преобразования,По завершении установки выходногокода вычитателя 8, счетчик 21 переводится в состояние 100 очереднымимпульсом с выхода делителя 23 частоты, В результате снимается сигналс выхода 17 и формируются единичныесигналы на выходах 16 и 15 блока 12управления. Импульсом с выхода 15осуществляется запись в триггер 9состояния знака разности вычитателя8. Одновременно с этим импульс с выхода 16 изменяет состояние счетчика7 на единицу младшего разряда, при-:10 тргумента и узловым тСУЩ 11 М З 1 Я" ЕНЧРтт значением абсьпт8 И с 1 ту :кода тустас.:, .:-,; С 1 т 1 С ВЬтХОДОВ ВЬГЧИТатара 11 тттт, С,1,т - Гтзд ееапс ката" УСТВ;ОЬ 1111 т,сянтеб 1 т 1 К. 1 Э пеаехсци В ссс;1 ат 1 т а Гт а упраэлеуляЮБттт НИЛ тт рМ 11 ртС Г С Я григ; зр 9 зд ст 1:.;Г 1 тап т абн 30 35 40 ЗабрЕтЕН.ття Ф О 45 чем режим ".уммиравания или вычитания в счетчике 7 определяется знаком разности вычитателя 8 После установки нового значения кода счетчика 7 на вход счетчика 21 приходит очередной импульс с делителя 23 и в счетчике 21 устанавливается код 101. Узел 22 формирует единичный импульс на Выходе 2 б, па которому счетчик 21 сбрасывается в состояние 011.Далее повторяется вышеуказанная последовательность действий па обновлению выходного кода блока 4 памяти, формированию кода разности на Выходе вычитателя 8, считыванию знака кода разности в триггер 9 и инкрементному изменению кода счетчика 7 до тех пар, пока не будут установлены единичные сигналы на инверсном ВЫХОДЕ ЗНаКОВОГО РаэрЯДа ВЫт 1 ИТВТЕЛЯ 8 и прямом выходе триггера. Данное состояние свидетельствует а там, что в счетчике 7 установлен код номе а участка аппроксимации, соответствующий текущему значению преобразуемого аргумента. В результате на выходе элемента И 10 появляется едини гньгй сигнал, поступающий на вход 20 блока 12 управления и вход управленчя режимом блока 3 памяти. При этом состояние выходных сигналов блока 12 управления не изменяется, а блока 3 памяти переводится в режим записи дан ных.После прохождения на счетный вход счетчика 21 очередного импульса с выхода делителя 23 состояние адресных входов узла 22 станет равным 1100 (где первая "1" определяется сигна" лом на входе 20 блока 12 управления), Па этому состоянию формируются единичные сигналы на выходах 14 и 19 блока 12 управления. Иьшульсом с Выхода 14 осуществляется запись в блок 3 памяти выходного кода счетчика 7, ОатВЕтСтВУЮЩЕГО ТЕКУЩЕМУ НОМЕРУ УЧа 1 ТКа аппроксимации. Импульс с выхода 9 разрешает выдачу на выход блока 5 памяти кода управления работой комму татора 11, Коммутатор 11 подключает к четвертому адресному входу блаха 6 памяти соответствующую группу Выходных разрядов Вычитателя 8 в зависи-. мости от разрядности представления максимального значения разности на текущем участке аппроксимации.Далее выходной код счетчика 21 адреса увеличивается на единицу младшега разряда. 11 С ссстсянию адресныхВКОДОВ 1 т 01 ФатттьтиртетСЯ ВД 1 П 1 Ичныйсигт.ал на Вых тДР блакг 12 управления,Имп,тльс с Выхода разрешает Вь 1 цачуна в ;ыхсд блаха 6 памяти кода текущеГа З На" ЕН ИЯ фт 1 тК 11 ИИ, ПРИ ЭТОМ Н аадрРсные Вхадь 1 блска б памяти наступают каД нсме сз псесбпаэае лниЯ сВыхода регистра 1, код номера текуЩЕГО У-;аСТКа г-Н 1 РСКСИМа 1 тИ 1 С ВЫХаДаСЧЕТЧИКР / и тад РаЗНОСТИ МРЖДУ ТЕ Г За 1 тИСИ 1:ЗГС Сатс-" О,тн,т т. т, С.т.тт т. 1,331 тядс. т:",: : т-., ля 8."; Вез .1 ьгате с 11 тгмате 1 ся еди:1 ичньтй сигнаг 1 с Вх:ца 0 б. Ока . управле:,: сс сто чние ".1 нала 1:а Бь 1 ха",еттте ЭТОМ т 1 Р 31 тт ЯЕТСЯ)Ст 1 РВВЕртт 1 Ет 1 ття Сбр" т;тт 1 ГГР ра 9 СЧт Ттц 1 К 21 а-т - Са 1 ттт 1 П;;, -а,т- - .ЬГ-С -,а дтя 1 Г.ъ-, ИНР 111. : -"-1-т -сстся-.ию тт 1 аат и-уЕТСЯ 1 И 1-Нап Н-.- В 1.т:СДРУЗЛ= т 1 ИКа , т.1 " РИГ=,тс,11 НСВКУ 11 г цт-Л-т,-Е3 Каца; щ 1 щ: - тЬттСЙ Зацер-,и, Сигнал с прямого Вьп;аца тригГера 2 Э запир;1 е-. элемент 24 Л а СИГИтл С. ИНВЕрс.,1 СГЛ ВЫХСДа ГГИГГР, рапсс-:7 пает п;, Выход тО. разре- Шая ВЬ 11 ТО 171 ЕНИЕ Ъ,1 КЦИСНЯЛЬНОГО ПрЕОб разования следующего аргумента,1. т 111 ОГОфун 1 ацт 1:ОНВГЬНЬ 1 праабраэа- ВатЕЛЬ, ССтДЕРжа 1.й ";,-,. - :.а 1; УПРаВЛЕНИЯ, ПЕРВЫЙ И ВТО;.Ой Регт;СтРЫ, ПЕРВЫЙ И второй блоки па.:яти счетчик триггер элемент 1 .:; в .ь 1 т 1 итатель, инверсньгй Вь сад Э 11 ак:.Всгс разряда которсго сседи 11 ен с Входа;: сдраса триггера, Выход кстарсга ссец 1 гнсн с пе Вьм Вха, Дам элемента 1: зтсптьт КОДОВ текУЩега ЗиаЧЕНИЯ ВРГУМР 11 ТЗ 1 т. НСМЕРа РзаЛИЗУЕ"мсй функции преобразователя саединеНЫ С ИНВСР:;1 аЦИСННт:И ВХОЦгМИ ПЕРВОГО и Вгара 1 а рРГ.1 ст:,ОВ сООтВРтствсннсвьжод первого регистра сасди 11 ен с ВХОДОМ УМЕНЬШВЕМОГС ВЬ 1 т 1 ИтаТЕЛЯ, ВХОДвычитаемога кстсрсгс соединен с выхода. Нерва 1 С ;:с:",а памяти., первый5 14291 адресный вход которого соединен с выкодом второго регистра и адресным входом второго блока памяти, выход которого соединен с входом начальной установки счетчика, выход которого соединен с вторым адресным входом первого блока памяти, о т л и ч а юи й с я тем, что, с целью сокраения аппаратурных затрат, повышенияыстродействия преобразователя И рас О ширения его функциональных возможностей за счет воспроизведения функций ,произвольного вида, в него введень 1 третий и четвертый блоки памяти и коммутатор, первый выход блока управ ,ления соединен с синхровходами первогоо и второго регистров, второйвыход блока управления соединен с вхо. дом "Выборка кристалла" второго блока памяти, вход управления режимом 20 которого соединен с одноименным входом блока управления и выходом элемента И, второй вход которого соединен с инверсным выходом знакового разряда вычитателя, прямой и инверсный выходы знакового разряда которого соединены с соответствующими входами управления реверса счетчика, выход которого соединен с входом данных второго блока памяти и первыми адресными входами третьего и четвертого блоков памяти, вторые адресные входы которых соединены с выходом второго регистра, третий выход блока управления соединен с тактовым 35 входом триггера, вход установки которого соединен с прямым выходом зна.кового,разряда вычитателя, выходы разрядов кода разности которого соединены с информационными входами ком- ф мутатора и третьим адресным входом третьего блока памяти, выход которого является выходом преобразователя, с четвертого по седьмой выходы блока управления соединены с синхро 28входами счетчика первого, третьегои четвертого блоков памяти соответственно, выход последнего соединенс управляющим входом коммутатора,выход которого соединен с четвертымадресным входом третьего блока памяти.2, Преобразователь по п,1, о тл и ч а ю щ и й с я тем, что блокуправления содержит постоянный запоминающий узел, счетчик, управляемыйделитель частоты, элемент И и триггер, вход установки которого является входом запуска преобразователя,вход сигнала конца преобразования которого соединен с инверсным выходомтриггера, прямой выход которого соединен с первым входом элемента И,выход которого соединен с информационным входом управляемого делителя частоты, выход которого соединенсо счетным входом счетчика, выходкоторого соединен с первым адреснымвходом постоянного запоминающегоузла, выходы с первого по третий разрядов которого являются с первогопо третий выходами блока управлениясоответственно, вход управления режимом ко.орого соединен с вторым адресным входом постоянногозапоминающего узла, выход четвертого разрядакоторого соединен с входом сбросастаршегоразряда счетчика, вход сброса которого соединен с входом сбросатриггера и выходом пятого разрядапостоянного запоминающего узла, выходы с шестого по девятый разрядовкоторого являются с четвертого поседьмой выходами блока управления,тактовый вход которого соединен с вторым входом элемента И, выход кодакоэффициента деления постоянного запоминающего узла соединен с управляющим входом управляемого делителячастоть,1429128 Составитель Н. МатвеевРедактор В. Бугренкова ТехредЛ. Сердюкова Корректор А. Обручар Заказ Я 27/46 н от 4/5 1)303 кая н Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,Тщаж 7 НИИПИ Государственного делам изобретений Москва, Ж, Рауш